Phân tích mạng phân phối điện trong thiết kế DRAM

Được xuất bản lại bởi Plato

Người theo dõi: 0

Sự nghiệp thiết kế vi mạch của tôi bắt đầu với thiết kế DRAM vào năm 1978, vì vậy tôi đã theo dõi sự phát triển trong lĩnh vực thiết kế bộ nhớ này để lưu ý những thách thức thiết kế, quá trình cập nhật và đổi mới trong quá trình thực hiện. Synopsys tổ chức một hội thảo công nghệ bộ nhớ vào tháng 2022 năm 9.6 và tôi đã có cơ hội xem bài thuyết trình của các kỹ sư SK hynix, Tae-Jun Lee và Bong-Gil Kang. Các chip DRAM đã đạt dung lượng cao và tốc độ dữ liệu nhanh XNUMX gigabit/giây, giống như gần đây LPDDDR5T thông báo vào ngày 25 tháng XNUMX. Tốc độ dữ liệu có thể bị giới hạn bởi tính toàn vẹn của Mạng phân phối điện (PDN), tuy nhiên, việc phân tích DRAM toàn chip bằng PDN sẽ làm chậm thời gian mô phỏng xuống quá nhiều.

Băng thông bộ nhớ cao nhất trên mỗi kênh x64 đã cho thấy sự tăng trưởng ổn định qua nhiều thế hệ:

DDR1, 3.2 GB/giây ở nguồn cung cấp 2.5V
DDR2, 6.4 GB/giây ở nguồn cung cấp 1.8V
DDR3, 12.8 GB/giây ở nguồn cung cấp 1.5V
DDR4, 25.6 GB/giây ở nguồn cung cấp 1.2V
DDR5, 51.2 GB/giây ở nguồn cung cấp 1.1V

Một thách thức lớn trong việc đáp ứng các mục tiêu thời gian tích cực này là kiểm soát các sự cố sụt giảm IR ký sinh gây ra trong quá trình bố trí vi mạch của mảng DRAM và hiển thị bên dưới là biểu đồ sụt giảm IR trong đó màu Đỏ là khu vực có mức sụt áp cao nhất, do đó làm chậm hiệu suất của bộ nhớ.

Sơ đồ thả IR tối thiểu — Sơ đồ thả IR của mảng DRAM

Các phần tử ký sinh được trích xuất cho IC được lưu ở định dạng tệp SPF và việc thêm các phần tử ký sinh này cho PDN vào danh sách mạng SPICE khiến trình mô phỏng mạch chậm lại 64 lần, trong khi số phần tử RC ký sinh được PDN thêm vào là Nhiều hơn 3.7 lần so với tín hiệu ký sinh đơn thuần.

Tại SK hynix, họ đã đưa ra một cách tiếp cận thực tế để giảm thời gian chạy mô phỏng khi sử dụng PrimeSim™ Pro mô phỏng mạch trên danh sách mạng SPF bao gồm cả PDN bằng cách sử dụng ba kỹ thuật:

Phân vùng danh sách mạng giữa Nguồn và Tín hiệu khác
Giảm các yếu tố RC trong PDN
Kiểm soát dung sai sự kiện mô phỏng

PrimeSim Pro sử dụng tính năng phân vùng để phân chia danh sách mạng dựa trên khả năng kết nối và theo mặc định, PDN và các tín hiệu khác sẽ kết hợp để tạo thành các phân vùng rất lớn, do đó làm chậm quá nhiều thời gian mô phỏng. Đây là phân vùng lớn nhất trông như thế nào với cài đặt giả lập mặc định:

Phân vùng lớn nhất trước phút — Phân vùng lớn nhất, cài đặt mặc định

Một tùy chọn trong PrimeSim Pro (primesim_pwrblock) được sử dụng để giảm kích thước của phân vùng lớn nhất, tách PDN khỏi các tín hiệu khác.

Phân vùng lớn nhất sau phút — Phân vùng lớn nhất, sử dụng tùy chọn: primesim_pwrblock

PDN được trích xuất ở định dạng SPF có quá nhiều phần tử RC, làm chậm thời gian chạy mô phỏng mạch, do đó, một tùy chọn có tên là primesim_postl_rcred đã được sử dụng để giảm mạng RC, đồng thời duy trì độ chính xác. Tùy chọn giảm RC có thể giảm số lượng phần tử RC lên tới 73.9%.

Các trình giả lập mạch như PrimSim Pro sử dụng phép toán ma trận để giải quyết dòng điện và điện áp trong các phân vùng danh sách mạng, vì vậy thời gian chạy liên quan trực tiếp đến kích thước ma trận và tần suất thay đổi điện áp yêu cầu tính toán lại. tùy chọn giả lập primesim_evtgrid_for_pdn đã được sử dụng và nó giảm số lần ma trận cần được giải bất cứ khi nào có những thay đổi điện áp nhỏ trong PDN. Biểu đồ bên dưới được hiển thị bằng màu tím có dấu X tại mỗi thời điểm khi việc giải ma trận trong PDN được yêu cầu theo mặc định, sau đó được hiển thị bằng màu trắng là các hình tam giác tại mỗi thời điểm mà việc giải ma trận được sử dụng với tùy chọn trình mô phỏng. Hình tam giác màu trắng xảy ra ít thường xuyên hơn nhiều so với hình chữ X màu tím, cho phép tốc độ mô phỏng nhanh hơn.

Kiểm soát sự kiện điện tối thiểu — Power Event Control, sử dụng tùy chọn: primesim_evtgrid_for_pdn

Tùy chọn giả lập FineSim Pro cuối cùng được sử dụng để giảm thời gian chạy là primesim_pdn_event_control=a:b và nó hoạt động bằng cách áp dụng một nguồn năng lượng lý tưởng cho a:b, dẫn đến việc tính toán ma trận ít hơn cho PDN.

Cải thiện thời gian chạy mô phỏng bằng cách sử dụng tất cả các tùy chọn FineSim Pro kết hợp là tốc độ tăng 5.2 lần.

Tổng kết

Các kỹ sư tại SK hynix đã và đang sử dụng cả bộ mô phỏng mạch FineSim và PrimeSim để phân tích trong các thiết kế chip bộ nhớ của họ. Việc sử dụng bốn tùy chọn trong PrimeSim Pro đã cung cấp đủ các cải tiến về tốc độ để cho phép phân tích PDN toàn chip có ký sinh SPF đi kèm. Tôi hy vọng rằng Synopsys sẽ tiếp tục đổi mới và cải thiện dòng mô phỏng mạch của họ để đáp ứng những thách thức ngày càng tăng của chip bộ nhớ và các phong cách thiết kế vi mạch khác.