Cuộc đua đóng gói / chip 3D thế hệ tiếp theo bắt đầu

Làn sóng chip đầu tiên đang tung ra thị trường bằng cách sử dụng công nghệ gọi là liên kết lai, tạo tiền đề cho một kỷ nguyên mới và cạnh tranh của các sản phẩm chip dựa trên 3D và các gói tiên tiến.

AMD là nhà cung cấp đầu tiên tiết lộ chip sử dụng liên kết lai đồng, một công nghệ xếp chồng khuôn tiên tiến cho phép các gói và thiết bị giống như 3D thế hệ tiếp theo. Liên kết lai ngăn xếp và kết nối các chip bằng cách sử dụng các liên kết nối đồng-đồng nhỏ, cung cấp mật độ và băng thông cao hơn so với các sơ đồ kết nối xếp chồng chip hiện có.

AMD đang sử dụng công nghệ liên kết lai từ TSMC, công ty gần đây đã cập nhật lộ trình của mình trên đấu trường. Intel, Samsung và các hãng khác cũng đang phát triển liên kết lai. Và bên cạnh AMD, các khách hàng sử dụng chip khác cũng đang xem xét công nghệ này.

Charles Shi, một nhà phân tích tại Needham cho biết: “TSMC cho biết công nghệ của họ có thể sẽ được tất cả các khách hàng sử dụng máy tính hiệu năng cao của họ áp dụng. “Liên kết lai cũng nằm trong lộ trình của mọi người, hoặc ít nhất là trên radar của mọi người, trong các ứng dụng di động.”

Một quy trình tương đối mới được thực hiện trong một nhà máy bán dẫn, liên kết lai đồng là một công nghệ xếp chồng chip tiên tiến hứa hẹn mang lại cho khách hàng chip một số lợi thế cạnh tranh. Chắc chắn, xếp chồng chip không phải là mới và đã được sử dụng trong các thiết kế trong nhiều năm. Điểm mới là liên kết lai cho phép gần như thiết kế 3D nguyên khối.

Hầu hết các chip không yêu cầu liên kết lai. Đối với bao bì, liên kết lai chủ yếu bị loại bỏ đối với các thiết kế cao cấp, bởi vì đây là một công nghệ đắt tiền liên quan đến một số thách thức trong sản xuất. Nhưng nó cung cấp cho những nhà sản xuất chip đó một số tùy chọn mới, mở đường cho các thiết kế 3D, khối bộ nhớ hoặc DRAM 3D thế hệ tiếp theo và các gói cao cấp hơn.

Có một số cách để phát triển các loại sản phẩm này, bao gồm cả mô hình chiplet. Vì bánh bao, một nhà sản xuất chip có thể có một menu các khuôn mô-đun trong thư viện. Sau đó, khách hàng có thể trộn và kết hợp các bộ ba và tích hợp chúng trong một loại gói hiện có hoặc kiến ​​trúc mới. Trong một ví dụ về phương pháp này, AMD xếp chồng hai chiplet được phát triển nội bộ — một bộ xử lý và khuôn SRAM — dẫn đến một gói 3D kết hợp một MPU hiệu suất cao với bộ nhớ cache ở trên cùng. Các khuôn được kết nối bằng cách sử dụng liên kết lai.

Có nhiều cách khác để triển khai bộ ba. Theo truyền thống, để thúc đẩy một thiết kế, các nhà cung cấp sẽ phát triển một hệ thống trên chip (SoC) và tích hợp nhiều chức năng hơn trên thiết bị ở mỗi thế hệ. Phương pháp mở rộng quy mô chip này đang trở nên khó khăn và tốn kém hơn ở mỗi lượt. Mặc dù nó vẫn là một lựa chọn cho các thiết kế mới, nhưng chiplet đang nổi lên như một giải pháp thay thế để phát triển các chip phức tạp.

Với chiplet, một SoC lớn được chia thành các khối IP hoặc khuôn nhỏ hơn và được tổng hợp lại thành một thiết kế hoàn toàn mới. Về lý thuyết, phương pháp chiplet đẩy nhanh thời gian đưa sản phẩm ra thị trường với chi phí thấp hơn. Liên kết lai là một trong nhiều yếu tố để kích hoạt công nghệ.

Hình 1: Công nghệ 3D V-Cache của AMD sắp xếp bộ đệm trên bộ xử lý. Nguồn: AMD

phong cảnh bao bì
Chiplets không phải là một loại bao bì. Chúng là một phần của phương pháp bao gồm tích hợp không đồng nhất, trong đó các khuôn phức tạp được lắp ráp trong một gói nâng cao.

Bản thân bao bì IC là một thị trường phức tạp. Theo thống kê cuối cùng, ngành công nghiệp bán dẫn đã phát triển khoảng 1,000 loại gói. Một cách để phân khúc thị trường bao bì là theo loại kết nối, bao gồm wirebond, flip-chip, bao bì cấp wafer (WLP) và vias silicon (TSV). Các kết nối được sử dụng để kết nối khuôn này với khuôn khác trong các gói.

Mặc dù có nỗ lực tăng mật độ đóng gói, nhưng nhiều thiết bị trong số này vẫn dựa trên các công nghệ cũ hơn, chẳng hạn như liên kết dây và chip lật. Trong chip lật, các vết sưng nhỏ bằng đồng dựa trên vật liệu hàn được hình thành trên đầu chip. Sau đó, thiết bị được lật và gắn trên một khuôn hoặc bảng riêng biệt, do đó các va chạm tiếp đất trên các miếng đồng để tạo thành các kết nối điện. Trong chip lật, độ dốc của vết sưng trên chip nằm trong khoảng từ 300μm đến 50μm. Cao độ đề cập đến một khoảng trống nhất định giữa các lần va chạm liền kề trên khuôn.

“Chúng tôi vẫn thấy các gói bước thô ở 140μm đến 150μm. Annette Teng, CTO của Promex, công ty mẹ của Promex, cho biết đó vẫn là xu hướng chủ đạo và sẽ không sớm thay đổi. Công nghệ QP.

Trong khi đó, các quy trình WLP được sử dụng để tạo các gói phân phối, khởi đầu là một công nghệ tương đối thô sơ. OSAT hiện đang làm việc để tăng mật độ phân tán bằng cách thu nhỏ các đường kẻ và khoảng trống, đồng thời bằng cách thêm các trụ và cấu trúc 3D khác lên trên chúng.

“(Fan-out) đại diện cho một loại gói thu nhỏ khối lượng lớn quan trọng dành cho điện thoại thông minh và các ứng dụng di động khác,” William Chen, một thành viên tại ASE. “Chúng tôi cũng có một lĩnh vực đổi mới sôi động phục vụ các lĩnh vực điện toán hiệu năng cao, trí tuệ nhân tạo, học máy, v.v.”

Trong khi đó, 2.5D ngày càng trở nên phổ biến đối với các ứng dụng hiệu suất cao, chẳng hạn như các trung tâm dữ liệu, trong khi bao bì 3D thực sự chỉ mới bắt đầu. Với 2.5D, các khuôn được xếp chồng lên nhau hoặc đặt cạnh nhau trên một bộ xen kẽ, kết hợp các TSV. Các TSV cung cấp kết nối điện từ khuôn đến bo mạch.

Hình 2: Ví dụ về gói 2.5D, phân xuất quạt mật độ cao (HDFO), gói có cầu nối và bộ ba. Nguồn: Amkor

2.5D giải quyết một số vấn đề. Trong nhiều hệ thống, bộ xử lý, DRAM và các thiết bị khác được đặt trên một bo mạch. Dữ liệu di chuyển giữa bộ xử lý và DRAM, nhưng đôi khi sự trao đổi này gây ra độ trễ và tăng mức tiêu thụ điện năng. Đáp lại, nhiều hệ thống cao cấp kết hợp các gói 2.5D với ASIC và HBM. Điều đó cho phép di chuyển bộ nhớ đến gần các chức năng xử lý hơn, cho phép thông lượng nhanh hơn.

Nhiều tùy chọn đóng gói này có thể hỗ trợ chiplet, trong đó các khuôn được trộn và ghép theo nhu cầu của nhà sản xuất chip. Xiao Liu, giám đốc chương trình cấp cao của Brewer Science cho biết: “Hệ thống có thể được tối ưu hóa bằng cách sử dụng các thành phần bộ xử lý tốt nhất với nút xử lý hiệu suất/chi phí tối ưu.

Sử dụng phương pháp chiplet, các nhà cung cấp đã phát triển các kiến ​​trúc giống như 3D. Ví dụ, Intel gần đây đã giới thiệu nền tảng CPU 3D. Điều này kết hợp lõi bộ xử lý 10nm với bốn lõi bộ xử lý 22nm trong một gói.

Tất cả các gói cao cấp đều đang tăng trưởng nhờ AI và các ứng dụng khác. “AI liên quan đến điện toán hiệu năng cao (HPC). Chúng tôi đang nhận thấy rất nhiều nhu cầu về BGA chip lật, được liên kết với các ứng dụng AI hoặc HPC. Điều đó cũng bao gồm 2.5D, 3D hoặc phân tán mật độ cao,” Choon Lee, CTO tại JET.

Mỗi gói này sử dụng một hoặc nhiều quy trình sản xuất khác nhau. Điểm chung của hầu hết các gói cao cấp là công nghệ kết nối. Trong trường hợp này, nó xác định cách bạn xếp và liên kết các khuôn trong một gói.

CPU 3D, HBM và các chip khác của Intel sử dụng các vi mạch nhỏ bằng đồng làm sơ đồ kết nối trong gói, cùng với quy trình chip lật. Với HBM, các vết lồi nhỏ bằng đồng được hình thành ở mỗi bên của khuôn DRAM. Sau đó, các vết sưng trên các khuôn đó được liên kết với nhau, đôi khi sử dụng liên kết nén nhiệt (TCB). Khi vận hành, một hệ thống TCB lấy các khuôn, căn chỉnh chúng và liên kết các chip bằng lực và nhiệt.

Ngày nay, các vết sưng nhỏ tiên tiến nhất bao gồm khoảng cách 40μm, tương đương với kích thước vết sưng từ 20μm đến 25μm với khoảng cách 15μm giữa các vết lồi liền kề trên khuôn. Trong R&D, các nhà cung cấp đang làm việc trên các thiết bị có bước đệm vượt quá 40μm. Tại đây, khách hàng có một số lựa chọn. Đầu tiên, họ có thể phát triển chip bằng cách sử dụng các vi mạch hiện có. Về cơ bản, các microbumps dựa trên chất hàn mở rộng từ các nốt 40μm ngày nay xuống còn 10μm, nơi các sơ đồ này hết hơi.

“Việc quản lý các mảnh nhỏ của nắp hàn trên các vết hàn nhỏ có sự phân phối riêng khối lượng hàn sẵn có. Mike Kelly, phó chủ tịch phát triển và tích hợp bao bì tiên tiến tại amkor. “Ở đâu đó giữa 20μm và 10μm, khách hàng sẽ chuyển sang phương pháp kết hợp. Nó có rất nhiều lợi thế. Sức mạnh giữa chết là thấp. Đường dẫn tín hiệu điện rất tuyệt vời.”

Trong liên kết lai, các khuôn được kết nối bằng cách sử dụng các liên kết nối đồng với đồng nhỏ, không phải các vết sưng. Đối với bao bì, điểm bắt đầu cho liên kết lai là khoảng cách 10μm trở lên.

Cả microbumps và liên kết lai đều là những lựa chọn khả thi. Khách hàng có thể sử dụng gói này hoặc gói kia tùy theo ứng dụng.

Tại sao liên kết lai?
Liên kết lai không phải là mới. Trong nhiều năm, các nhà cung cấp cảm biến hình ảnh CMOS đã sử dụng nó. Để tạo cảm biến hình ảnh, nhà cung cấp xử lý hai tấm wafer khác nhau trong một bộ phận. Tấm wafer đầu tiên bao gồm vô số khuôn, mỗi khuôn bao gồm một mảng pixel. Tấm wafer thứ hai bao gồm các khuôn xử lý tín hiệu.

Sau đó, bằng cách sử dụng liên kết lai, các tấm wafer được liên kết với nhau bằng các liên kết đồng-đồng ở cấp độ μm. Các khuôn trên tấm wafer sau đó được cắt hạt lựu, tạo thành các cảm biến hình ảnh.

Quá trình này gần như giống nhau đối với bao bì. Nhưng đối với bao bì, liên kết lai liên quan đến một loạt các thách thức lắp ráp khác, đó là lý do tại sao nó không được đưa vào sản xuất cho đến gần đây.

Nó giữ lời hứa tuyệt vời. Cuối năm ngoái, AMD đã giới thiệu bộ xử lý máy chủ sử dụng liên kết lai. Mới đây, AMD đã giới thiệu Ryzen 7 5800X3D, bộ xử lý dành cho máy tính để bàn cao cấp. Sử dụng liên kết lai, SRAM 7nm được xếp chồng lên nhau và liên kết trên bộ xử lý 7nm. Trên thực tế, 64 MB bộ nhớ cache L3 được xếp chồng lên bộ xử lý, tăng gấp ba lần mật độ bộ nhớ.

Sau đó, trong lĩnh vực R&D, có một số bước phát triển trong lĩnh vực này. Ví dụ, bằng cách sử dụng cả microbumps và liên kết lai, Imec đã phát triển cái mà họ gọi là 3D-SoC. Trong 3D-SoC, bạn có thể xếp bất kỳ số lượng khuôn nào, chẳng hạn như bộ nhớ trên logic. Đối với điều này, bạn đồng thiết kế bộ nhớ và logic chết dưới dạng một SoC duy nhất.

Liên kết lai cho phép kết nối tiên tiến nhất trong các thiết bị này. “Để hiện thực hóa các mạch 3D-SoC như vậy, khoảng cách kết nối 3D cần phải được mở rộng hơn nữa ngoài công nghệ hiện đại. Nghiên cứu hiện tại của chúng tôi đã chứng minh tính khả thi của việc hiện thực hóa các kết nối như vậy ở bước sóng 7µm đối với xếp chồng lên nhau và bước sóng 700nm đối với wafer-to-wafer,” Eric Beyne, thành viên cấp cao, phó chủ tịch R&D và giám đốc tích hợp hệ thống 3D cho biết chương trình tại Imec, trong một bài báo tại IEDM.

Tuy nhiên, AMD đang sử dụng công nghệ liên kết lai của TSMC, được gọi là SoIC. Theo AMD, so với microbumps, công nghệ của TSMC cung cấp mật độ kết nối cao hơn 200 lần và mật độ kết nối liên kết cao hơn 15 lần. Lisa Su, chủ tịch kiêm giám đốc điều hành của AMD.

Trong khi đó, trong một bài thuyết trình tại hội nghị IEDM gần đây, Douglas Yu, phó chủ tịch tại TSMC, đã cung cấp thêm chi tiết về lộ trình SoIC của công ty. Điều này vạch ra lộ trình mở rộng quy mô vết sưng liên kết kết hợp cho khách hàng.

Trên lộ trình SoIC, TSMC bắt đầu với khoảng cách trái phiếu là 9μm, hiện có sẵn. Sau đó, nó có kế hoạch giới thiệu bước sóng 6μm, tiếp theo là 4.5μm và 3μm. Nói cách khác, công ty hy vọng sẽ giới thiệu một mức trái phiếu mới cứ sau hai năm hoặc lâu hơn, giúp tăng quy mô 70% cho mỗi thế hệ.

Có một số cách để triển khai SoIC. Ví dụ: AMD đã thiết kế bộ xử lý dựa trên 7nm và SRAM do TSMC sản xuất. Sau đó, bằng cách sử dụng SoIC, TSMC đã kết nối các khuôn với bước liên kết 9μm.

Về lý thuyết, theo thời gian, bạn có thể phát triển nhiều loại chip tiên tiến khác nhau và liên kết chúng bằng công nghệ của TSMC ở nhiều mức độ khác nhau.

Để chắc chắn, công nghệ này không thay thế quy mô chip truyền thống. Ngược lại, quy mô chip vẫn tiếp tục. Cả TSMC và Samsung đều đang tăng cường các quy trình logic 5nm của họ với 3nm và hơn thế nữa trong R&D.

Tại một thời điểm, việc chuyển đổi từ nút xử lý này sang nút tiếp theo đã mang lại sự gia tăng đáng kể về sức mạnh, hiệu suất và diện tích (PPA) cho chip. Tuy nhiên, tại các nút gần đây nhất, lợi ích của PPA đang giảm dần.

Theo nhiều cách, liên kết lai là một cách để cung cấp sự thúc đẩy trong các hệ thống. “Trước đây, hầu hết các lợi ích của PPA đều được thực hiện bằng silicon. Mọi người thường để hiệu suất hệ thống tăng quy mô chip. Nhưng giờ đây, việc mở rộng quy mô chip như một động cơ đang mất dần đi một chút,” Shi của Needham cho biết. “Cuối cùng, bạn muốn có liên kết lai để nâng PPA cấp hệ thống tổng thể. Nếu bạn muốn chính xác hơn về mặt kỹ thuật, tôi sẽ định vị SoIC như một công cụ mạnh mẽ trong bộ công cụ dành cho khách hàng của TSMC. SoIC là một công cụ hỗ trợ PPA tuyệt vời cho một số khối lượng công việc nhất định.”

Intel, Samsung và các hãng khác chưa công bố lộ trình liên kết lai của họ.

Tuy nhiên, từ quan điểm kiến ​​trúc, tất cả những điều này không đơn giản như vẻ ngoài của nó. Các gói 3D thế hệ tiếp theo có thể kết hợp một số bộ ba phức tạp tại các nút khác nhau. Một số khuôn có thể được xếp chồng lên nhau và liên kết bằng cách sử dụng liên kết lai. Các khuôn khác sẽ nằm ở nơi khác trong gói. Vì vậy, sẽ cần một loạt các công nghệ để kết nối tất cả các phần.

Richard Otte, chủ tịch kiêm giám đốc điều hành của Promex cho biết: “Liên kết lai có thể cần thiết đối với những người thúc đẩy giới hạn để phát triển các sản phẩm điện toán hiệu suất cao. “Đối với các cấu trúc và ứng dụng 2D, các bộ ba có khả năng được kết nối với nhau bằng các phương pháp mật độ cao. Chúng bao gồm interposers. 3D-IC yêu cầu các chiplet xếp chồng, và do đó, TSV và trụ đồng, cũng như các quy trình kết nối mật độ cao 2D.”

Có những thách thức khác. Trong một gói, tất cả các khuôn cần giao tiếp với nhau bằng cách sử dụng các liên kết và giao diện chết-to-die. Hầu hết các liên kết chết này là độc quyền. Có động thái phát triển liên kết chuẩn mở. “Rào cản lớn nhất để chiplet trở thành IP mới là tiêu chuẩn hóa. Các giao diện truyền thông tiêu chuẩn/chung giữa các bộ ba phải được thiết lập để điều này có thể thực hiện được trên nhiều nhà cung cấp bao bì,” Otte nói.

Thách thức sản xuất
Trong khi đó, về mặt sản xuất, hai loại quy trình lắp ráp sử dụng liên kết lai—tấm bán dẫn với tấm bán dẫn và khuôn đúc với tấm bán dẫn.

Trong wafer-to-wafer, chip được xử lý trên hai tấm wafer trong một fab. Sau đó, một bộ kết dính wafer lấy hai tấm wafer và liên kết chúng lại với nhau. Cuối cùng, các khuôn xếp chồng lên nhau trên tấm wafer được cắt hạt lựu và thử nghiệm.

Die-to-wafer là một lựa chọn khác. Giống như wafer-to-wafer, chip được xử lý trên các tấm wafer trong một fab. Các khuôn được cắt hạt lựu từ một tấm wafer. Sau đó, những khuôn đó được liên kết trên một tấm wafer cơ sở. Cuối cùng, các khuôn xếp chồng lên nhau trên tấm wafer được cắt hạt lựu và thử nghiệm.

Hình 3: Dòng chảy từ wafer đến wafer. Nguồn: Leti

Hình 4: Dòng chảy từ khuôn đến tấm bán dẫn. Nguồn: Leti

Ngay từ đầu, điều quan trọng là phải có những con cá chết với sản lượng tốt. Khuôn có năng suất dưới mệnh giá có thể ảnh hưởng đến hiệu suất của sản phẩm cuối cùng. Do đó, điều quan trọng là phải có trước một chiến lược thử nghiệm tốt.

Adel Elsherbini, kỹ sư chính cấp cao tại Intel, trong một buổi thuyết trình tại IEDM. “Tuy nhiên, nếu phạm vi kiểm tra không phải là 100%, thì một số khuôn này có thể vượt qua là khuôn tốt. Đây là một thách thức đặc biệt. Các khuôn bị lỗi có thể dẫn đến năng suất hệ thống cuối cùng thấp hơn, đặc biệt là khi số lượng khuôn tăng lên.”

Bên cạnh một chiến lược thử nghiệm tốt, cần có một quy trình hợp lý. Quá trình liên kết lai diễn ra trong phòng sạch trong nhà máy bán dẫn, không phải tại nhà đóng gói như với hầu hết các loại gói.

Điều quan trọng là tiến hành quá trình này trong một phòng sạch siêu sạch. Phòng sạch được phân loại theo cấp độ sạch, dựa trên số lượng và kích thước của các hạt được phép trên một thể tích không khí. Nói chung, fas bán dẫn kết hợp phòng sạch với tiêu chuẩn ISO Class 5 hoặc sạch hơn. Trong ISO Class 5, phòng sạch phải có ít hơn 3,520 hạt ở kích thước> 0.5µm trên mét khối, theo American Cleanroom Systems. Phòng sạch ISO Class 5 tương đương với tiêu chuẩn Class 100 cũ hơn.

Trong một số trường hợp, việc lắp ráp IC tại OSAT được tiến hành trong phòng sạch ISO 7 hoặc loại 10,000 trở lên. Điều này hoạt động với hầu hết các loại gói, nhưng không hoạt động đối với liên kết lai. Trong quá trình này, các hạt nhỏ có thể xâm nhập vào dòng chảy, gây ra lỗi thiết bị.

OSAT chắc chắn có thể xây dựng các cơ sở với phòng sạch ISO 5, nhưng đây là một nỗ lực tốn kém. Liên kết lai đòi hỏi thiết bị tương đối đắt tiền. Ngoài ra, liên kết lai bao gồm một số bước quen thuộc hơn đối với các nhà cung cấp chất bán dẫn.

Trong cả quy trình từ wafer đến wafer và die-to-wafer, quy trình bắt đầu với một quy trình damascene duy nhất trong fab. Đối với điều này, một lớp silicon dioxide được lắng đọng trên một mặt của tấm wafer. Sau đó, vô số vias nhỏ được tạo hoa văn trên bề mặt. Các mẫu được khắc, tạo ra vô số vias nhỏ có kích thước μm trên tấm wafer.

Vật liệu đồng sau đó được lắng đọng trên toàn bộ cấu trúc. Bề mặt được làm phẳng bằng hệ thống đánh bóng hóa học-cơ học (CMP). Công cụ này đánh bóng bề mặt bằng lực cơ học.

Quá trình CMP loại bỏ các vật liệu đồng và đánh bóng bề mặt. Những gì còn lại là vật liệu kim loại hóa đồng trong vias nhỏ.

Toàn bộ quá trình được lặp lại nhiều lần. Cuối cùng, wafer có một số lớp. Mỗi lớp có các vias đồng nhỏ, kết nối với nhau trong các lớp liền kề. Lớp trên cùng bao gồm các cấu trúc đồng lớn hơn, được gọi là miếng liên kết. Vật liệu điện môi bao quanh các miếng liên kết nhỏ.

Tuy nhiên, quá trình damascene, đặc biệt là CMP, đang gặp nhiều thách thức. Nó đòi hỏi sự kiểm soát chính xác trên bề mặt của tấm wafer. “[Trên tấm wafer], bề mặt điện môi cần phải: (1) cực kỳ nhẵn để đảm bảo lực hút mạnh khi gắn khuôn; và (2) địa hình rất thấp để tránh khoảng trống hoặc ứng suất không cần thiết trong tiền liên kết điện môi,” Elsherbini cho biết trong một bài báo tại IEDM.

Tuy nhiên, trong quá trình này, một số vấn đề có thể xảy ra. Các tấm wafer có xu hướng chảy xệ hoặc cúi đầu. Sau đó, trong quá trình CMP, công cụ có thể đánh bóng quá mức bề mặt. Các hốc đệm đồng trở nên quá lớn. Một số miếng đệm có thể không tham gia trong quá trình liên kết. Nếu đánh bóng kém, cặn đồng có thể tạo ra chập điện.

Trong liên kết lai, các quy trình CMP tiêu chuẩn có thể không thực hiện được. Elsherbini cho biết: “Điều này đòi hỏi quá trình xử lý CMP đặc biệt để kiểm soát tỷ lệ ăn mòn hóa học và cơ học cũng như số bước CMP để duy trì độ phẳng của bề mặt điện môi.

Sau CMP, các tấm wafer trải qua bước đo lường. Một công cụ đo lường đo lường và mô tả địa hình bề mặt.

“Những thách thức lớn trong quy trình của liên kết lai đồng bao gồm kiểm soát khuyết tật bề mặt để ngăn khoảng trống, đo lường hình dạng và độ dày ở mức wafer cùng với kiểm soát biên dạng bề mặt ở cấp độ nanomet để hỗ trợ tiếp xúc mạnh mẽ với miếng liên kết lai và kiểm soát sự liên kết của các miếng đồng trên đỉnh. và chết dưới đáy,” Stephen Hiebert, giám đốc tiếp thị cấp cao của KLA.

Các bước khác
Sau bước đo lường, các tấm wafer trải qua quy trình làm sạch và ủ. Bước ủ kích hoạt khuôn.

Từ đây, quy trình có thể đi theo hai hướng—tấm bán dẫn đến tấm bán dẫn hoặc đúc thành tấm bán dẫn. Trong wafer-to-wafer, bạn đã xử lý wafer đầu tiên (A). Sau đó, tấm wafer thứ hai (B) có khuôn trải qua quy trình tương tự (damascene, CMP, đo lường).

Sau đó, hai tấm wafer (A, B) được liên kết bằng liên kết lai. Các con chip được cắt hạt lựu trên tấm wafer và được thử nghiệm. Kết quả là các thiết bị xếp chồng lên nhau trông giống như các cấu trúc giống như 3D.

Trong khi đó, trong khuôn bán dẫn, một nhà sản xuất chip sẽ lấy tấm bán dẫn đầu tiên và kích hoạt khuôn. Sau đó, các chip trên tấm wafer (A) được cắt hạt lựu và kiểm tra.

Sau đó, tấm wafer thứ hai (B) trải qua quy trình damascene, tiếp theo là CMP và bước đo lường. Tấm wafer đó không bị cắt hạt lựu và vẫn còn nguyên vẹn. Sử dụng một bộ kết dính, các khuôn từ tấm wafer đã xử lý (A) được xếp chồng lên nhau và liên kết trên tấm wafer cơ sở (B).

Sau đó, các con chip này được cắt hạt lựu trên tấm wafer xếp chồng lên nhau và được kiểm tra. Điều này lần lượt tạo ra các thiết bị giống như 3D.

Đối với cả wafer-to-wafer và die-to-wafer, các nhà cung cấp có thể sử dụng cùng một hệ thống kết dính wafer. Một số nhà cung cấp bán các hệ thống này để liên kết lai với độ chính xác của vị trí ở cấp độ nanomet.

Khi vận hành, các khuôn được đặt trên một bộ phận bàn bên trong chất kết dính wafer. Tấm wafer đã xử lý được đặt trên một bàn wafer riêng biệt trong máy liên kết. Các khuôn từ bàn được nhặt lên, căn chỉnh và đặt trên tấm wafer đã xử lý.

Tại thời điểm này, các miếng đệm liên kết của hai cấu trúc được liên kết bằng quy trình hai bước—đó là liên kết điện môi với điện môi, sau đó là liên kết kim loại với kim loại. Emilie Bourjot, người quản lý dự án tích hợp 2D tại giải thích: “Liên kết lai trực tiếp đề cập đến liên kết phân tử của hai bề mặt bao gồm các liên kết đồng trong ma trận SiO3. Để tôi. “Khi hai bề mặt này tiếp xúc mật thiết với nhau ở nhiệt độ phòng, các liên kết Van der Waals sẽ tạo ra sự kết dính. Những liên kết đó sau đó được thay đổi thành liên kết cộng hóa trị và kim loại sau một ngân sách nhiệt.”

Quá trình liên kết là một thách thức. “Mục đầu tiên cần xem xét là độ chính xác của vị trí và thông lượng. Chúng tôi cần hỗ trợ sân cực kỳ tốt. Chúng tôi cần có khả năng đặt khuôn thật chính xác,” Elsherbini của Intel cho biết. “Điều này đạt được thông qua việc tối ưu hóa thiết kế để đảm bảo rằng các công thức căn chỉnh có khả năng hiển thị và độ tương phản rất tốt, trong khi không tiêu tốn quá nhiều diện tích hoạt động của khuôn.”

Chất kết dính có thể thực hiện các nhiệm vụ này, nhưng thách thức là ngăn chặn các hạt không mong muốn và khuyết tật bề mặt trong dòng chảy. Một hạt nhỏ có thể gây ra khoảng trống trong các miếng liên kết. Nếu ngay cả một hạt 100nm xâm nhập vào các miếng đệm liên kết, nó có thể dẫn đến hàng trăm kết nối bị lỗi.

Kết luận
Liên kết lai là một quá trình phức tạp nhưng cho phép. Nó cho phép một loại chip và gói mới.

AMD là người đầu tiên sử dụng phương pháp này, nhưng những người khác sẽ sớm làm theo. Cuộc đua chỉ mới bắt đầu.

Liên quan đến chuyện
Mở rộng quy mô Bump Pitch trong bao bì nâng cao
Mật độ kết nối cao hơn sẽ cho phép di chuyển dữ liệu nhanh hơn, nhưng có nhiều cách để đạt được điều đó.

Piecing cùng nhau Chiplets
Những thay đổi có thể đẩy phương pháp đóng gói này trở thành xu hướng phổ biến và những thách thức phía trước.

Làn sóng tiếp theo của Bao bì nâng cao
Một danh sách dài các tùy chọn đang thúc đẩy các gói đa chip đi đầu trong thiết kế, đồng thời tạo ra một số lượng lớn các tùy chọn và sự cân bằng

Những thách thức trong tương lai đối với bao bì tiên tiến
OSAT đang phải vật lộn với một loạt các vấn đề, bao gồm cong vênh, không phù hợp nhiệt, tích hợp không đồng nhất, các đường và khoảng trống mỏng hơn.

Một cái nhìn bao quát bên trong bao bì cao cấp
CTO của JCET nói về sự chậm lại của Định luật Moore và sự quan tâm ngày càng tăng đối với các phương pháp đóng gói và chiplet mới.

Các bước tiếp theo để đóng gói cấp bảng điều khiển
Nó đang hoạt động ở đâu và những thách thức nào còn lại đối với việc áp dụng rộng rãi hơn nữa.

Nguồn: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/