Điểm nổi bật của Hội nghị chuyên đề công nghệ TSMC 2021 – Bao bì

Hội nghị chuyên đề Công nghệ TSMC gần đây đã đưa ra một số thông báo liên quan đến các sản phẩm đóng gói tiên tiến của họ.

Tổng Quát

Vải 3D^TM

Năm ngoái, TSMC đã hợp nhất các gói dịch vụ 2.5D và 3D của họ thành một thương hiệu toàn diện duy nhất – Vải 3D.

Công nghệ gói 2.5D – CoWoS

Các tùy chọn đóng gói 2.5D được chia thành nhóm CoWoS và InFO.

Chip-trên-wafer-trên-đế “truyền thống” với bộ chuyển tiếp silicon dành cho kết nối lớp tái phân phối liên tục (RDL) đang kỷ niệm 10 năm sản xuất số lượng lớn.

Tùy chọn CoWoS-R thay thế bộ chuyển đổi silicon (đắt tiền) trải rộng trên phạm vi khu vực đặt khuôn 2.5D bằng bộ chuyển đổi chất nền hữu cơ. Sự cân bằng cho CoWoS-R là cường độ đường truyền ít tích cực hơn đối với các kết nối RDL - ví dụ: cao độ 4um trên mạng không phải trả tiền, so với cao độ phụ cho CoWoS-S.

Giữa các tùy chọn bộ chuyển đổi silicon –S và hữu cơ –R, dòng TSMC CoWoS bao gồm một bổ sung mới hơn, với cầu nối silicon “cục bộ” để kết nối (tầm cực ngắn) giữa các cạnh khuôn liền kề. Các mảnh silicon này được nhúng vào một chất nền hữu cơ, cung cấp cả kết nối USR mật độ cao (với bước L/S chặt chẽ) cũng như các tính năng kết nối và phân phối điện của dây và mặt phẳng (dày) trên chất nền hữu cơ.

Lưu ý rằng CoWoS được chỉ định là quy trình lắp ráp “chip cuối cùng”, có khuôn được gắn vào bộ chuyển đổi được chế tạo.

• Công nghệ gói 2.5D – InFO

InFO sử dụng khuôn (một hoặc nhiều) trên một giá đỡ mà sau đó được nhúng vào một tấm bán dẫn hoàn nguyên của hợp chất đúc. Các lớp liên kết và điện môi RDL sau đó được chế tạo trên tấm bán dẫn, một quy trình xử lý “chip đầu tiên”. InFO khuôn đơn cung cấp tùy chọn số lần va chạm cao, với các dây RDL kéo dài ra ngoài khu vực khuôn – tức là cấu trúc liên kết “quạt ra”. Như minh họa bên dưới, các tùy chọn công nghệ InFO đa khuôn bao gồm:

• • InFO-PoP: “gói trên gói”
  • InFO-oS: “Lắp ráp InFO trên nền”

• Công nghệ đóng gói 3D – SoIC

Các gói 3D được liên kết với nền tảng SoIC, sử dụng khuôn xếp chồng lên nhau với liên kết miếng đệm trực tiếp, theo hướng mặt đối mặt hoặc mặt đối mặt - được ký hiệu là chip SoIC trên wafer. Thông qua silicon vias (TSV) cung cấp khả năng kết nối thông qua khuôn trong ngăn xếp 3D.

Lộ trình phát triển SoIC được minh họa bên dưới - ví dụ: cấu hình khuôn N7-on-N7 sẽ đủ tiêu chuẩn trong Quý 4 năm 21.

Thông báo công nghệ bao bì mới

Có một số thông báo quan trọng tại Hội nghị chuyên đề năm nay.

• kích thước gói tối đa và cải tiến RDL

Nhu cầu về số lượng khuôn 2.5D lớn hơn được tích hợp vào một gói duy nhất thúc đẩy nhu cầu chế tạo RDL trên diện tích lớn hơn, cho dù trên bộ chuyển đổi hay trên tấm bán dẫn hoàn nguyên. TSMC đã tiếp tục mở rộng việc “khâu” các kết nối vượt quá kích thước ô hiển thị tối đa duy nhất. Tương tự, cần có thêm các lớp RDL (với bước dây mạnh mẽ).

Lộ trình cho các kích thước gói lớn hơn và các lớp RDL bao gồm:

• • CoWoS-S: kẻ ô 3X (đủ điều kiện vào YE'2021)
  • CoWoS-R: kẻ ô 45X (3X vào năm 2022), 4 lớp RDL trên nền hữu cơ (W/S: 2um/2um), để kiểm tra độ tin cậy bằng cách sử dụng ngăn khuôn SoC + 2 HBM2
  • CoWoS-L: phương tiện thử nghiệm trong đánh giá độ tin cậy ở kích thước kẻ ô 1.5X, với 4 cầu nối kết nối cục bộ giữa 1 SoC và 4 ngăn khuôn HBM2
  • InFO_oS: kẻ ô 5X (51mm x 42mm, trên gói 110mm x 110mm), 5 lớp RDL (W/S: 2um/2um), hiện đang được đánh giá độ tin cậy

Hình bên dưới minh họa cấu hình InFO_oS tiềm năng, với khuôn logic được bao quanh bởi các chiplet I/O SerDes, hỗ trợ chuyển mạch mạng tốc độ cao/cơ số cao.

• • InFO_B (dưới cùng)

Cấu hình InFO_PoP hiển thị ở trên mô tả tổ hợp InFO với mô-đun DRAM được gắn ở trên cùng, có các lỗ thông giữa DRAM và các lớp kết nối RDL.

TSMC đang thay đổi sản phẩm InFO_PoP này để cho phép hoàn thành việc lắp ráp gói (LPDDR DRAM) tại nhà sản xuất hợp đồng bên ngoài/OSAT, một tùy chọn được biểu thị tại InFO_B, như hiển thị bên dưới.

Tương ứng, TSMC đã mở rộng “Nền tảng đổi mới mở” để bao gồm các đối tác 3DFabric đủ điều kiện cho quá trình lắp ráp cuối cùng của InFO_B. (Hiện tại, các công ty đối tác của 3DFabric là: Amkor Technology, ASE Group, Integrated Service Technology và SK Hynix.)

• • “Kiến trúc tiêu chuẩn” CoWoS-S (STAR)

Một cách triển khai thiết kế phổ biến cho CoWoS-S là tích hợp một SoC duy nhất với nhiều ngăn xếp khuôn Bộ nhớ băng thông cao (HBM). Độ rộng bus dữ liệu giữa khuôn logic và ngăn xếp HBM2E (thế hệ 2) là rất lớn – tức là 1024 bit.

Những thách thức về tính toàn vẹn tín hiệu và định tuyến để kết nối ngăn xếp HBM với SoC thông qua RDL là rất lớn. TSMC đang cung cấp cho các công ty hệ thống một số cấu hình thiết kế CoWoS-S tiêu chuẩn để đẩy nhanh tiến độ phát triển kỹ thuật và phân tích điện. Hình bên dưới minh họa một số tùy chọn CoWoS-S khác nhau, từ 2 đến 6 ngăn xếp HBM2E.

TSMC dự đoán tỷ lệ áp dụng cao các triển khai thiết kế tiêu chuẩn này vào năm 2021.

• tài liệu TIM mới

Màng mỏng vật liệu giao diện nhiệt (TIM) thường được tích hợp vào một gói tiên tiến để giúp giảm tổng trở nhiệt từ khuôn hoạt động ra môi trường xung quanh. (Đối với các thiết bị có công suất rất cao, thường có hai lớp vật liệu TIM được áp dụng – một lớp bên trong giữa khuôn và nắp gói và một lớp giữa gói và tản nhiệt.)

Tương ứng với mức tiêu thụ điện năng ngày càng tăng của các cấu hình gói lớn hơn, nhóm R&D bao bì tiên tiến của TSMC đang theo đuổi các tùy chọn vật liệu TIM nội bộ mới, như được mô tả bên dưới.

• mở rộng năng lực sản xuất bao bì tiên tiến (AP)

Với dự đoán về việc tăng cường áp dụng tính năng bổ sung đầy đủ của bao bì 3DFabric, TSMC đang đầu tư đáng kể vào việc mở rộng năng lực sản xuất bao bì (AP) tiên tiến, như minh họa bên dưới.

Để biết thêm thông tin về công nghệ 3DFabric của TSMC, vui lòng theo dõi phần này Link.

-chipguy

Chia sẻ bài đăng này qua: Nguồn: https://semiwiki.com/semiconductor-manufacturers/tsmc/299955-highlights-of-the-tsmc-technology-symposium-2021-packaging/