Phát triển ReRAM thành bộ nhớ trên chip thế hệ tiếp theo dành cho học máy, xử lý hình ảnh và các ứng dụng CPU nâng cao khác

Trong hoạt động của thiết bị CPU hiện đại, 80% đến 90% mức tiêu thụ năng lượng và độ trễ thời gian là do chuyển động dữ liệu giữa CPU và bộ nhớ ngoài chip. Để giảm bớt mối lo ngại về hiệu năng này, các nhà thiết kế đang bổ sung thêm bộ nhớ trên chip cho CPU của họ. Theo truyền thống, SRAM là loại bộ nhớ CPU trên chip được sử dụng rộng rãi nhất. Thật không may, SRAM hiện bị giới hạn ở kích thước hàng trăm megabyte. Hạn chế bộ nhớ trên chip này có thể không đủ cho các ứng dụng hàng đầu.

Các ứng dụng CPU trong tương lai, chẳng hạn như lập trình Mô hình ngôn ngữ AI và xử lý hình ảnh cho video 8K UHD, sẽ yêu cầu băng thông truy cập bộ nhớ I/O trong khoảng 10 terabyte/giây. Để đáp ứng các yêu cầu về băng thông này, bộ nhớ CPU trên chip sẽ cần có kích thước lớn hơn 1 terabyte. Có thể cần một giải pháp thay thế SRAM để đáp ứng các yêu cầu về bộ nhớ trên chip trong tương lai. Một giải pháp khả thi cho vấn đề này là sử dụng Bộ nhớ truy cập ngẫu nhiên điện trở (ReRAM). [1,2,3]

Thiết bị ReRAM là một ô nhớ cố định có chứa vật liệu điện trở nhớ. Những vật liệu này hoạt động như một chất cách điện. Khi đặt một điện áp đủ cao, đường dẫn sẽ được hình thành. Các vật liệu bộ nhớ điển hình được sử dụng làm điện trở nhớ bao gồm HfO₂, Tạ₂O₅và TiO₂. [4] Trạng thái điện trở của ô nhớ có thể được đọc bằng cách sử dụng các mạch điện tử để xác định xem ô nhớ đã được lập trình hay bị xóa hay chưa, từ đó xác định trạng thái của bit bộ nhớ. Các ô nhớ ReRAM có thể được xếp chồng lên nhau theo chiều dọc, giống như kiến ​​trúc 3D-NAND, để tăng mật độ lưu trữ.

Trong bài viết này, Chế tạo ảo SEMulator3D sẽ được sử dụng để tìm đường dẫn quy trình và trực quan hóa các kiến ​​trúc ReRAM 3D tiềm năng. Chúng tôi sẽ ước tính điện trở của ô như một hàm của hình dạng ô nhớ, cùng với hiệu suất Id-Vg của bóng bán dẫn kênh nhúng trong thiết bị ReRAM.

Mô hình 3D ReRAM được hiển thị trong hình 1. Thiết bị có 64 lớp wordline (WL) với các cột được đặt trong một mảng cách đều nhau hình lục giác. Các dòng từ được hình thành với các lớp dây dẫn kim loại và chất điện môi oxit xen kẽ. Các cột được khắc qua WL và sau đó một lớp vật liệu bộ nhớ mỏng được đặt lên các thành bên của cột. Vật liệu bộ nhớ được loại bỏ khỏi phần dưới và phần trên của cột, chỉ để lại vật liệu ở thành bên của cột. Các cột trụ sau đó được lấp đầy bằng kim loại chịu lửa và vonfram.

Bên dưới các lớp mảng là các điểm tiếp xúc và kim loại kết nối với nguồn, cống và cổng của các bóng bán dẫn hiệu ứng trường toàn cổng (GAA FET). Cống bóng bán dẫn kết nối với trụ mảng bộ nhớ và kết hợp với mạch WL để cung cấp chức năng cho từng ô nhớ.

Ô nhớ bao gồm hai điện cực kim loại: đường dây dẫn kim loại và điện cực kim loại chịu lửa (hình 2). Trong quá trình mô phỏng quy trình ảo của thiết bị này, chúng tôi sẽ sử dụng các biến quy trình để thiết lập và đặt lại memristor. Một điện áp được áp dụng có chủ ý sẽ tạo ra những đường dẫn cực nhỏ gọi là dây dẫn điện. Khi các tín hiệu điện có cực tính khác nhau được đưa vào, các ion tích điện bên trong memristor sẽ di chuyển để tạo thành (đặt) hoặc hòa tan (đặt lại) dây tóc dẫn điện.

Điện trở dây tóc dẫn điện thay đổi ở các điện áp chương trình khác nhau. Trạng thái điện trở thấp nằm trong khoảng 10k ohm (đặt lại) và trạng thái điện trở cao nằm trong khoảng 1M ohm (đặt lại). [5] Chúng tôi đã phát triển một mô hình ảo để chứng minh điện trở chuyển mạch của thiết bị 3D ReRAM, với kết quả được hiển thị trong hình 3. Trạng thái điện trở cao của điện trở nhớ có điện trở cao hơn khoảng 100 lần so với trạng thái điện trở thấp.

Sau đó, Thiết kế thí nghiệm ảo (DOE) đã được thực thi để hiểu rõ hơn mối tương quan giữa tỷ lệ điện trở của ô nhớ với kích thước và hình dạng của ô nhớ. Các biến của thí nghiệm là trụ CD, độ dày WL và độ dày điện trở nhớ. Phân tích kết quả DOE chỉ ra rằng CD trụ và độ dày của điện trở nhớ dẫn đến phản hồi đáng kể nhất. Hình 4 hiển thị biểu đồ đường viền của tỷ lệ điện trở của ô nhớ so với hai biến này. Có sự thay đổi gấp 3 lần về điện trở của tế bào bộ nhớ đối với các giá trị cao về bán kính trụ và độ dày điện trở nhớ. Sự khác biệt về hình dạng của ô nhớ trong phạm vi được nghiên cứu sẽ không ảnh hưởng đến khả năng đọc trạng thái bộ nhớ của điện trở nhớ nhưng có thể ảnh hưởng đến khả năng phân biệt trạng thái chương trình trong multibit trên mỗi thiết bị ô.

Memristor có thể được lập trình bằng dòng điện < 0.10 uA và điện áp < 0.5V. Các cài đặt điện áp và dòng điện này sẽ cho phép các memristor (bộ nhớ ReRAM) dễ dàng tích hợp dưới dạng bộ nhớ trên chip vào các thiết bị logic tiên tiến. Mô phỏng thiết bị SEMulator3D trước đây đã chứng minh rằng bóng bán dẫn dưới mảng GAA FET có thể điều khiển điện áp và dòng điện theo yêu cầu của trạng thái đặt và đặt lại của ô nhớ điện trở nhớ. [6]

Hai vấn đề chính của các thiết bị CPU hiện đại là tiêu thụ năng lượng và thời gian trễ do chuyển động dữ liệu giữa CPU và bộ nhớ ngoài chip. Việc tăng kích thước bộ nhớ trên chip có thể giải quyết được những vấn đề này. Trong nghiên cứu này, chúng tôi đã sử dụng SEMulator3D để nghiên cứu việc tích hợp giải pháp thay thế SRAM (ReRAM) cho CPU cho bộ nhớ trên chip. Chúng tôi đã sử dụng mô hình ảo để hiểu rõ hơn các bước của quy trình và các vấn đề tiềm ẩn về bố cục đối với từng tế bào điện trở nhớ riêng lẻ. Chúng tôi cũng thực hiện các nghiên cứu để kiểm tra trạng thái thiết lập và thiết lập lại của điện trở nhớ cũng như ảnh hưởng của kích thước thiết bị (hình dạng và kích thước ô nhớ) đến điện trở dòng từ. Chúng tôi đã nhấn mạnh rằng bộ nhớ trên bo mạch ReRAM có thể được tích hợp với logic nâng cao bằng cách sử dụng đầu ra điện của bóng bán dẫn GAA pFET để thiết lập và đặt lại các ô điện trở nhớ. Những kết quả này xác nhận rằng Bộ nhớ truy cập ngẫu nhiên điện trở (ReRAM) là giải pháp thay thế đầy hứa hẹn cho bộ nhớ SRAM tích hợp cho các ứng dụng logic băng thông cao trong tương lai.

dự án

1. Lanza, Mario (2014). “Đánh giá về chuyển mạch điện trở trong chất điện môi K cao: Quan điểm cấp nano sử dụng kính hiển vi lực nguyên tử dẫn điện”. Tài liệu, tập. 7, số 3, trang 2155-2182, doi:10.3390/ma7032155.
2. N. Sedghi và cộng sự, “Vai trò của pha tạp nitơ trong ALD Ta2O5 và ảnh hưởng của nó đối với việc chuyển đổi tế bào đa cấp trong RRAM”, tháng 2017 năm 10.1063, Thư Vật lý Ứng dụng, DOI:1.4978033/XNUMX
3. Y. Bai, Et Al, “Nghiên cứu các đặc tính đa cấp cho bộ nhớ chuyển mạch điện trở dọc 3D” Báo cáo khoa học tập 4, Số bài viết: 5780 (2014)
4. Chen, YC, Sarkar, S., Gibbs, JG, Huang, Y., Lee, JC, Lin, CC, & Lin, CH (2022). “Bộ nhớ điện trở kép chức năng hình xoắn ốc Nano dành cho ứng dụng mảng thanh ngang công suất thấp.”, Vật liệu kỹ thuật ứng dụng ACS, 1(1), 252-257.
5. Y. Wu, et al, “HfOx RRAM quy mô nanomet”, Thư thiết bị điện tử IEEE, Tập: 34, Số phát hành: 8, tháng 2013 năm 10.1109), doi:2013.2265404/LED.XNUMX
6. V. Sreenivasulu và cộng sự, “Phân tích mạch và tối ưu hóa FET dây nano GAA hướng tới công suất thấp và chuyển mạch cao”, ngày 11 tháng 2021 năm 10.1007, Khoa học máy tính, doi:12633/s022-01777-6-XNUMX.