Những thách thức trong thiết kế của máy phát có dây tốc độ cao

Những thách thức trong thiết kế của máy phát có dây tốc độ cao

Dấu thời gian: Ngày 27 tháng 2023 năm 3 08:XNUMX sáng
Nút nguồn: 2613231

Bởi Samad Parekh và Noman Hải

Nhu cầu về thiết bị mạng băng thông cao hơn cũng như khả năng kết nối trong đám mây và trung tâm dữ liệu siêu quy mô đang thúc đẩy quá trình chuyển đổi công nghệ chuyển đổi từ 25T (terabyte) sang 50T và sắp tới 100T. Ngành công nghiệp đã chọn Ethernet để thúc đẩy thị trường chuyển mạch, sử dụng công nghệ 112G SerDes ngày nay và các kiến ​​trúc thế hệ tiếp theo được thiết kế để hoạt động ở tốc độ 224Gb/s. Tốc độ dữ liệu này đặt ra những thách thức cực độ đối với toàn bộ bộ thu phát SerDes. Bài viết này sẽ xem xét một số thách thức đặt ra đối với các máy phát tốc độ cao, bao gồm việc lựa chọn kiến ​​trúc bộ ghép kênh, thiết kế bộ cân bằng, tốc độ tuần tự hóa dữ liệu, lựa chọn trình điều khiển đầu ra thích hợp và đảm bảo tính toàn vẹn tín hiệu.

Những thách thức tuần tự hóa và ghép kênh

Hãy bắt đầu với phần giới thiệu về cấu trúc tổng thể của máy phát hữu tuyến. Bộ phát (TX) nhận nhiều luồng dữ liệu song song tốc độ thấp hơn, tuần tự hóa chúng thành một luồng dữ liệu tốc độ cao hơn và truyền nó qua kênh theo cách mà dữ liệu có thể được nhận dạng ở đầu bên kia.

Hình 1: Sơ đồ khối của TX.

Trước tiên, dữ liệu đi vào một loạt bộ ghép kênh (MUX), trong đó mỗi giai đoạn kế tiếp sẽ giảm một nửa số lượng đầu vào và tăng gấp đôi tốc độ dữ liệu ở đầu ra cho đến khi có một luồng dữ liệu. Hãy xem xét trường hợp 112Gb/s trong đó có 64 đầu vào chạy ở tốc độ 1.75Gb/s phải được tuần tự hóa. Trong khi logic CMOS có thể được sử dụng ở một số giai đoạn đầu tiên thì các giai đoạn sau có thể dựa trên CML (logic chế độ hiện tại) để đáp ứng tốc độ chuyển mạch cao hơn nhằm đáp ứng sự cân bằng tốc độ nguồn [1].

Kiến trúc TX tốc độ đầy đủ được hiển thị bên dưới.

Hình 2: Kiến trúc TX tốc độ đầy đủ.

Flip-flop cuối cùng (FF) có các yêu cầu nghiêm ngặt về thời gian và xung nhịp. Tuy nhiên, khi chúng ta đi lên phía trên, đồng hồ sẽ được phân chia và các yêu cầu về thời gian cũng được nới lỏng. Trong hình 2, các giai đoạn xê-ri hóa được hiển thị dưới dạng MUX 2:1 năm chốt và cấu trúc MUX cụ thể này có thể tiếp tục diễn ra trong các giai đoạn xê-ri hóa. Tuy nhiên, có sẵn các kiến ​​trúc MUX khác bao gồm MUX ba chốt, MUX một chốt, MUX không chốt hoặc kết hợp các mạch này.

Kỹ thuật cân bằng cho máy phát tốc độ cao

Sau khi dữ liệu được tuần tự hóa, nó phải được cân bằng để bù đắp cho sự mất mát phụ thuộc tần số của kênh liên lạc. Thông thường nhất, việc cân bằng này được thực hiện bằng cách sử dụng Bộ cân bằng chuyển tiếp nguồn cấp dữ liệu (FFE) theo thời gian riêng biệt. Kiến trúc FFE thời gian rời rạc có lợi ích là khuếch đại tiếng ồn thấp, khả năng hủy các con trỏ trước và kiểm soát chính xác trọng lượng tap cũng như hiệu quả về mặt thực hiện mạch trên chip. Hình 3 dưới đây cho thấy dạng sóng được vẽ trong Môi trường thiết kế PrimeWave về cách FFE có thể cân bằng một mắt nhắm.

Hình 3: Một ví dụ FFE hiển thị một mắt mở sau khi cân bằng FFE được mô phỏng trong PrimeSim.

Theo thời gian, ngành công nghiệp đã chuyển sang các kiến ​​trúc dựa trên DSP-DAC linh hoạt hơn, trong đó việc điều chế và cân bằng FFE được thực hiện trong miền kỹ thuật số, như minh họa trong hình 4.

Hình 4: Kiến trúc TX dựa trên Analog và DSP.

Độ phân giải TX DAC được quyết định bởi độ phân giải FFE được chỉ định cho các giao thức khác nhau. Đối với các ứng dụng Ethernet, độ phân giải DAC là khoảng 7 bit và có thể được triển khai dưới dạng các lát mã hóa nhị phân hoặc nhiệt kế hoặc kết hợp cả hai. Quyết định thiết kế là sự cân bằng giữa độ tuyến tính, điện dung đầu ra, diện tích và mức tiêu thụ điện năng.

Lựa chọn tốc độ tuần tự hóa dữ liệu: Tốc độ nửa, tốc độ một phần tư và tốc độ bát phân

Việc chọn tốc độ tuần tự hóa dữ liệu cuối cùng là một quyết định thiết kế rất quan trọng vì tốc độ cao hơn sẽ giúp giảm bớt yêu cầu về tốc độ xung nhịp và giảm mức tiêu thụ điện năng với chi phí là số pha xung nhịp cao hơn và tăng điện dung đầu ra của bộ ghép kênh. Trong hình 5 là kiến ​​trúc TX nửa tốc độ, loại bỏ flip-flop cuối cùng và sử dụng cả hai pha của đồng hồ được chia.

Hình 5: Kiến trúc TX nửa tốc độ.

Tuy nhiên, chu kỳ hoạt động của hai giai đoạn này ảnh hưởng đến chất lượng của mắt đầu ra cuối cùng. Khái niệm về kiến ​​trúc nửa tốc độ này có thể được mở rộng thành tốc độ một phần tư hoặc bát phân MUX. Sự cân bằng trong lựa chọn thiết kế được thể hiện trong hình 6. Dựa trên nghiên cứu gần đây, các bộ phát 100Gb/s sử dụng kiến ​​trúc tốc độ một phần tư do yêu cầu thoải mái hơn về đồng hồ.

Hình 6: Tốc độ dữ liệu so với tần số xung nhịp.

So sánh các tùy chọn trình điều khiển đầu ra cho bộ ghép kênh: Logic chế độ hiện tại và Đã kết thúc chuỗi nguồn

Đầu ra cuối cùng từ MUX phải được truyền qua kênh với độ dao động đủ để bù cho tổn thất kênh, đồng thời vẫn kiểm soát được mức tiêu thụ điện năng. Chủ yếu có hai lựa chọn cho trình điều khiển đầu ra: Logic chế độ hiện tại (CML) và Logic chế độ điện áp (VML), còn được gọi là Kết thúc chuỗi nguồn (SST), được hiển thị trong hình 7. Ưu và nhược điểm của trình điều khiển được tóm tắt trong bảng 1.

Hình 7: Trình điều khiển dựa trên CML và SST.

Bảng 1: So sánh trình điều khiển dựa trên CML và SST.

Tối ưu hóa tính toàn vẹn tín hiệu

Mạng kết hợp Pad (PMN) rất quan trọng đối với tính toàn vẹn tín hiệu của mắt đầu ra. Mặc dù cuộn dây chữ T và cuộn pi đơn giản đã được sử dụng trong các ứng dụng có tốc độ dưới 50GHz, nhưng đối với tốc độ dữ liệu cao hơn 100Gb/s thì 9th Mạng LC thứ tự thường được sử dụng để cách ly trình điều khiển, ESD và điện dung của đệm đầu ra, như trong hình 8. Về mặt lý thuyết, sự sắp xếp này sẽ mở rộng băng thông đầu ra lên gấp 2.8 lần. Thiết kế cần được tối ưu hóa về băng thông, suy hao phản hồi và độ trễ nhóm, đồng thời thường yêu cầu mô hình hóa và mô phỏng điện từ 3D mở rộng của khuôn và gói, được kích hoạt bằng cách sử dụng Nền tảng thiết kế tùy chỉnh Synopsys.

Hình 8: Mạng khớp pad.

Tóm tắt IP Ethernet 224G & 112G

Là nhà cung cấp hàng đầu của ngành IP SerDes tốc độ cao, Synopsys cung cấp một danh mục toàn diện với sức mạnh, hiệu suất và diện tích hàng đầu, cho phép các nhà thiết kế đáp ứng các yêu cầu kết nối hiệu quả của SoC điện toán hiệu năng cao. Các nhóm thiết kế của Synopsys đã phát triển nhiều phương pháp mới khác nhau để giải quyết các thách thức thiết kế do SoC điện toán hiệu năng cao 800G/1.6T đặt ra với IP PHY 224G Ethernet và IP PHY 112G Ethernet. Hãy tham gia cùng chúng tôi tại ISACS 2023, nơi chúng tôi sẽ trình bày nửa ngày hướng dẫn để thảo luận sâu hơn về chủ đề này.

Noman Hai là người quản lý nhóm thiết kế analog trong Nhóm Giải pháp IP tại Synopsys.

Tài liệu tham khảo

[1] B. Razavi, “Phá vỡ sự đánh đổi tốc độ-công suất trong mạch băng thông rộng: Xem xét các kỹ thuật thiết kế cho bộ thu phát lên đến 56 GHz,” trên Tạp chí Công nghệ nano IEEE, tập. 16, không. 3, trang 6-15, tháng 2022 năm 10.1109, doi: 2022.3160770/MNANO.XNUMX.

Dấu thời gian:

Thêm từ Bán kỹ thuật