Chiplets Mở Hộp Pandora - Semiwiki

Được xuất bản lại bởi Plato

Người theo dõi: 0

chiplet

Chiplets đã đơn giản hóa một khu vực thiết kế nhưng lại mở hộp pandora ở một mặt trước khác. Độ phức tạp mô phỏng của mỗi con nhỏ thấp hơn nhưng hiện nay việc kết nối chiplet-to-chiplet đã trở nên phức tạp. Mọi người đang thử nghiệm các giao thức kết nối khác nhau, các biến thể của UCIe, sửa đổi cài đặt UCIe, tốc độ giao diện, số lớp vật lý, v.v. Bây giờ hãy thêm các tiêu chuẩn cũ như AXI, các giao thức mới như PICe6.0 và tính kết hợp bộ đệm vào hỗn hợp.

Nhìn chung, điều này tạo ra một loạt thử nghiệm hoàn toàn mới. Một giải pháp mà mô hình mô phỏng và RTL truyền thống sẽ không hoạt động. Trước tiên, bạn cần nỗ lực cân bằng kiến trúc, không chỉ trong việc lựa chọn các thành phần. Điều này có nghĩa là bạn sẽ phải tiến hành phân tích lưu lượng, phân vùng ứng dụng, định cỡ hệ thống và tác động của các loại lớp vật lý khác nhau. Ngoài ra, tùy thuộc vào ứng dụng, điểm chuẩn sẽ rất khác nhau.

Thông số kỹ thuật của UCIe là mới và không có điểm chuẩn rõ ràng. Ngoài ra, thông số kỹ thuật UCIe chỉ cung cấp hướng dẫn về độ trễ và nguồn điện. Cả hai đều là những yêu cầu nghiêm ngặt. Điều này có nghĩa là việc nghiên cứu Năng lượng-Hiệu suất-Khu vực là điều không thể tránh khỏi. Vì bạn thực hiện chuyển đổi giao thức-giao thức chẳng hạn như PCIe 6.0 sang UCIe sang AXI nên việc thiết lập mô hình rất phức tạp.

Một giải pháp là xem xét mô hình hóa hệ thống bằng cách sử dụng VisualSim từ mirabilis Thiết kế. Gần đây, họ đã ra mắt mô hình IP cấp hệ thống UCIe và sẽ trình diễn một số trường hợp sử dụng kết nối tại Hội nghị thượng đỉnh Chiplet. Để hướng dẫn các nhà thiết kế, họ đã xuất bản một hướng dẫn với nhiều trường hợp sử dụng, kết quả hiệu suất năng lượng dự kiến và các tùy chọn để tối ưu hóa. Họ có cả bài thuyết trình trên giấy và gian hàng tại Hội nghị thượng đỉnh. Tôi hy vọng sẽ gặp bạn ở đó!

Ngoài ra, đây là liên kết đến một bài báo mà mọi người có thể nhận được: Mô hình hóa hiệu suất của một hệ thống máy tính không đồng nhất dựa trên Kiến trúc kết nối UCIe

Tóm tắt:

Các thiết kế chip phức tạp ngày nay tại các nút tiên tiến thường bao gồm nhiều khuôn (hoặc chiplet). Cách tiếp cận này cho phép các khuôn từ các nhà sản xuất hoặc quy trình khác nhau cũng như IP có thể tái sử dụng. Các nhà thiết kế cần một mô hình cấp hệ thống để đánh giá các cách triển khai khác nhau cho những tình huống phức tạp như vậy.

Một hệ thống ví dụ bao gồm một chiplet I/O, chiplet lõi công suất thấp, chiplet lõi hiệu suất cao, chiplet âm thanh-video và chiplet tương tự, được kết nối với nhau bằng tiêu chuẩn Universal Chiplet Interconnect Express (UCIe).

Nhóm của chúng tôi đã xem xét một số tình huống và cấu hình, bao gồm các gói nâng cao và tiêu chuẩn, các tài nguyên và cấu hình lưu lượng truy cập khác nhau cũng như bộ hẹn giờ để mở rộng phạm vi tiếp cận và đánh giá các sự kiện khi hết thời gian chờ. Việc xác định điểm mạnh và điểm yếu của kết nối UCIe dành cho các ứng dụng nhiệm vụ đã giúp chúng tôi có được cấu hình tối ưu cho từng hệ thống con nhằm đáp ứng các yêu cầu về hiệu suất, sức mạnh và chức năng.

Giới thiệu về Mirabilis Design Inc.

Mirabilis Design là một công ty phần mềm ở Thung lũng Silicon, cung cấp các giải pháp phần mềm và đào tạo để xác định và loại bỏ rủi ro trong đặc tả sản phẩm, dự đoán chính xác nguồn nhân lực và thời gian cần thiết để phát triển sản phẩm, đồng thời cải thiện giao tiếp giữa các bộ phận kỹ thuật đa dạng
đội.

VisualSim Architect kết hợp Sở hữu trí tuệ, mô hình hóa cấp hệ thống, mô phỏng, phân tích môi trường và các mẫu ứng dụng để cải thiện đáng kể việc xây dựng mô hình, mô phỏng, phân tích và xác minh RTL. Môi trường cho phép các nhà thiết kế nhanh chóng hội tụ thành một thiết kế đáp ứng được nhiều yêu cầu về thời gian và năng lượng phụ thuộc lẫn nhau. Nó được sử dụng từ rất sớm trong quá trình thiết kế song song với (và như một sự trợ giúp cho) đặc tả bằng văn bản và trước khi triển khai (ví dụ: RTL, mã phần mềm hoặc sơ đồ) của sản phẩm.