Utvikle effektive blandede signalmodeller. Innovation In Verification - Semiwiki

Publisert av Platon

Følgere: 0

Blandet signalmodellering blir viktigere ettersom interaksjonen mellom digitale og analoge kretser blir tettere sammenvevd. Dette nivået av modellering avhenger kritisk av tilstrekkelig nøyaktige, men raske atferdsmodeller for analoge komponenter. Paul Cunningham (Senior VP/GM, Verification at Cadence), Raúl Camposano (Silicon Catalyst, gründer, tidligere Synopsys CTO og nå Silvaco CTO) og jeg fortsetter vår serie om forskningsideer. Som alltid, tilbakemeldinger velkommen.

Blandede signalmodeller

Innovasjonen

Denne månedens valg er Rask validering av SoC-er med blandede signaler. Oppgaven ble presentert i 2021 Journal of the Solid-State Circuits Society. Forfatterne er fra Stanford, Seoul National University og Scientific Analog.

En nylig SemiWiki-blogg om blandet signal fanget enorm interesse, noe som tyder på at dette er et område som er verdt å studere videre. Et kritisk skritt for å realisere effektiv blandet signalverifisering er å utvikle nøyaktige atferdsmodeller på blandet nivå for analoge funksjoner som er egnet for hendelsesdrevet simulering, og til og med syntetiserbare modeller for distribusjon i maskinvareemulering. Oppgaven beskriver en malbasert tilnærming til å generere modeller og to metoder for å interpolere analog oppførsel til hendelsesbaserte forbindelser: oversampling og hendelsesdrevet modellering med funksjonsvektorer (reelle tallmodeller).

Forfatterne demonstrerer anvendelse på en høyhastighets lenkesimulering og -emulering med imponerende resultater. Sammenligning mellom Spice- og Verilog-simulering på ADC viser nær samsvar i resultater, og kjører størrelsesordener raskere. Emuleringsbasert modellering legger til enda flere størrelsesordener til den hastigheten.

Paulus syn

Stor kontekst-bytte denne måneden inn i verden av analog verifisering og dens "blandet signal"-kryss med digital verifisering. Denne artikkelen er en invitert artikkel i et prestisjefylt tidsskrift som vakkert oppsummerer state-of-the-art for å bygge abstrakte modeller av analoge kretser som kan holde tritt med digital simulering, selv på en emulator, og gjøre det med utrolig god nøyaktighet.

I den analoge verden er alt jevnt og vanligvis oscillerende, med tiltenkt input-output-oppførsel ofte beskrevet ved først å transformere input/output-bølgeformer til frekvensdomenet. Gullstandarden for analog simulering er Spice, som iterativt løser differensialligninger på enhetsnivå for spenninger på alle punkter i en krets innenfor garanterte feiltoleranser. Sammenlignet med digital simulering er Spice tusenvis av ganger tregere.

Den typiske tilnærmingen til å lage raske abstrakte analoge modeller er å gjøre diskret tidssampling av inngangsbølgeformen og deretter generere den passende diskrete tidssamplede utgangsbølgeformen ved å bruke noen DSP-lignende logikk (f.eks. diskrete-tidsfiltre). Signalverdier mellom disse diskrete tidspunktene kan genereres om nødvendig ved bruk av lineær eller splinebasert interpolasjon.

Forfatterne presenterer et komplett åpen kildekode-rammeverk med et elegant modellgenereringsspråk og kompilator for å generere både simulerbare og emulerbare modeller fra dette språket. De bruker en adaptiv tidstrinnsprøvemetode med splinebasert interpolering og arbeider gjennom en troverdig casestudie ved å bruke rammeverket deres på en 16nm høyhastighets SERDES-link PHY. Å gå fra Spice til digital CPU-basert simulering med deres abstraherte modeller oppnår en hastighet på 13,000 300 ganger. Å sette modellene på en FPGA ga ytterligere XNUMXx hastighet. Hyggelig.

Raúl syn

Valideringen av SoC-er med blandede signaler er en utfordring, blant annet fordi å kjøre tilstrekkelig med testvektorer for å validere de digitale delene – typisk med en hendelsesdrevet simulator eller på en emulator – resulterer i uoverkommelige tider for å simulere den analoge delen med en kretssimulator. En løsning er å lage analoge atferdsmodeller. Denne månedens artikkel gjennomgår flere tilnærminger for å lage disse modellene og presenterer det forfatterne mener er det første komplette rammeverket med åpen kildekode for AMS-emulering. Dette er en invitert artikkel til IEEE open journal of the Solid-State Circuits Society, og som sådan leses store passasjer som en veiledning om analog design og validering. Det er ganske annerledes enn det vi har gjort før i denne bloggen; leseren trenger litt analog kunnskap for å kunne dra full nytte (f.eks. Laplace-domene, z-transform, PLL, faseinterpolator, Nyquist-hastigheter, jitter, etc.).

Funksjonelle modeller av analoge kretser mottar innganger og genererer utganger på diskrete tidspunkter. Bølgeformer kan modelleres ved å bruke stykkevis konstante eller stykkevis lineære funksjoner, ved å bruke splinepunkter (tilnærmingen som brukes i denne artikkelen) eller summer av komplekse eksponentielle funksjoner. Tid er modellert som diskret tid (samplet eller oversamplet) eller som stykkevis lineær modellering (brukt her). De faktiske modellene av kretser er satt sammen fra et bibliotek med maler. Forfatterne setter alt dette sammen i et system bestående av: 1) Et Python-verktøy for å generere syntetiserbare AMS-modeller som gir et sett med funksjoner som lar brukere beskrive AMS-blokker som differensialligninger, nettlister, overføringsfunksjoner eller svitsjede systemer, … i enten fast eller flytende punkt, og 2) En simulatorlignende abstraksjon av FPGA-kort.. som gir emuleringsinfrastruktur som administrerer emuleringstidstrinnet, emuleringsklokkehastigheten og testgrensesnitt og genererer FPGA-emuleringsbitstrømmen ved hjelp av EDA-verktøy.

Trikset er ikke å bruke kretssimulering, men heller å erstatte kretsmodeller med funksjonelle modeller. For en høyhastighetslink-mottaker kalt DragonPHY er hastigheten til en Verilog versus en Spice-simulering 12,800 100,000x, noe som gir tilstrekkelig nøyaktighet. Men selv denne hastigheten er ikke nok til å simulere klokkegjenoppretting og kanalutjevningsløkker, for å teste bitfeilfrekvenser (BER), med tilbakemeldingsløkker som kan ta 5000 7.5-vis av sykluser å avgjøre. Å modifisere modellene slik at de er syntetiserbare og kan inkorporeres i emulering gir ytterligere XNUMXx hastighetsøkning, tilstrekkelig til å beregne BER innen XNUMX %. Imponerende!