애플리케이션별 리소그래피: Sub-0.0013 Um2 DRAM 스토리지 노드 패터닝

플라톤에 의해 재발행

팔로워 : 0

더 작은 DRAM 셀 크기에 대한 추구는 여전히 활발하고 진행 중입니다. DRAM 셀 크기는 D0.0013 노드의 경우 2um12에 접근할 것으로 예상됩니다. DUV 또는 EUV 리소그래피 사용을 고려할 때 패터닝 문제는 중요합니다. 특히 ASML에서는 중심 간 값이 40nm에 도달하면 EUV에서도 단일 패터닝이 권장되지 않을 것이라고 보고했습니다[1]. 이 기사에서는 12nm DRAM 노드 이상의 경우 커패시터 중심 간이 40nm 미만으로 낮아질 것으로 예상되므로 다중 패턴화가 필요함을 보여줍니다.

저장 커패시터용 DRAM 셀 레이아웃

저장 커패시터는 육각형 배열로 배열됩니다(그림 1). 활성 영역 디자인 규칙은 비트 라인 피치와 워드 라인 피치에 의해 결정됩니다[2].

그림 1. DRAM 셀 그리드의 스토리지 노드(노란색) BLP=비트 라인 피치, WLP=워드 라인 피치.

38nm 비트 라인 피치와 33nm 워드 라인 피치는 38um32.9의 셀 크기와 0.001254nm 활성 영역 설계 규칙 바로 아래에 대해 중심 간 2nm 및 대각선 간 피치 12nm로 이어집니다.

0.33 NA EUV 시스템의 경우 육각형 어레이는 2극 조명을 사용하며, 각 극은 XNUMX빔 간섭 패턴을 생성합니다(그림 XNUMX). XNUMX개의 사분면 극은 다른 두 개의 수평 극과 다른 패턴을 생성합니다. 이는 별도의 확률론을 갖는 두 개의 별도 선량 구성요소로 이어집니다. 이는 최종 복합 패턴에 추가됩니다.

그림 2. DRAM 스토리지 패턴을 위한 헥사폴 조명은 4개의 사분면 극(회색)과 XNUMX개의 수평 극(노란색)으로 구성됩니다. 조명 방향에 따라 결과적인 XNUMX빔 간섭 패턴은 특정 방향을 갖습니다.

피처 가장자리에서 상당한 흡수된 광자 샷 노이즈로 인해 Ref.에서 이미 공개된 것처럼 패턴 배치 오류에 대한 확률론적 영향이 중요합니다. 1, 1nm 오버레이 사양을 쉽게 초과합니다. 낮은 흡수선량은 분명히 더 나쁜 것으로 보입니다(그림 3).

그림 3. 38 NA EUV 시스템에서 예상되는 66극 조명을 사용하는 33nm x 0.33nm 단위 셀(워드 라인 피치 = 25nm)의 중심 기둥의 확률적 배치 오류(X만). 여기에는 두 가지 흡수선량에 대한 일련의 XNUMX가지 사례가 나와 있습니다.

NA가 0.55로 증가하면 초점 심도가 심각하게 감소하는 문제가 추가됩니다. NA가 0.55이면 15nm 디포커스가 발생하여 가장 안쪽 회절 차수와 가장 바깥쪽 회절 차수 사이에서 50도 이상의 위상 이동이 발생하고(그림 4), 페이딩으로 인해 이미지 대비가 심각하게 감소합니다[3].

그림 4. 15 NA EUV 시스템의 0.55nm 디포커스로 인해 가장 안쪽 회절 차수와 가장 바깥쪽 회절 차수 사이에 50도 이상의 위상 변이가 발생합니다.

따라서 스토리지 노드 패턴은 두 개의 교차된 라인 패턴으로 형성되어야 할 가능성이 높습니다(그림 5). 각각의 교차된 라인 패턴은 EUV 단일 노출 또는 DUV SAQP(Self-Aligned Quadruple Patterning)에 의해 형성될 수 있습니다. 두 옵션 모두 단일 마스크 프로세스입니다. SAQP 프로세스는 더 성숙하고(EUV보다 오래 전부터) EUV의 4차 전자 확률론적 우려가 없으므로 선호되어야 합니다. 그러나 SAQP의 경우 스페이서 라인은 배치 및 선폭 거칠기 측면에서 잘 제어되어야 합니다[5].