1.6T 이더넷 설계에 대한 지연 시간 고려 사항

1.6T 이더넷 설계에 대한 지연 시간 고려 사항

타임 스탬프 : 12 년 2023 월 3 일 오전 08:XNUMX
소스 노드 : 2934911

1980년대 동축 케이블을 통한 10Mbps 공유 LAN으로 데뷔한 이후 이더넷은 꾸준히 발전해 왔으며 이제는 최대 1.6Tbps의 속도를 지원할 수 있는 잠재력을 갖고 있습니다. 이러한 발전으로 인해 이더넷은 라이브 스트리밍, 무선 액세스 네트워크 및 산업 제어와 같은 광범위한 애플리케이션에 서비스를 제공할 수 있게 되었으며 안정적인 패킷 전송 및 서비스 품질의 중요성이 강조되었습니다. 현재 인터넷 대역폭이 ~500Tbps에 달하면서 향상된 백엔드 내부 데이터 센터 트래픽 처리에 대한 수요가 증가하고 있습니다. 개별 서버는 아직 초당 테라비트 수준으로 작동하지 않지만 전체 데이터 센터 트래픽은 이 규모에 가까워지고 있어 IEEE의 802.3dj 그룹이 표준화 노력을 기울이고 확장되는 데이터 흐름을 관리하려면 강력한 이더넷 컨트롤러와 SerDes가 필요합니다. 수요가 증가하는 가운데 프로세서 간 통신은 이미 이러한 속도로 발전하고 있습니다.

프로세서 간 통신은 대기 시간을 최소화하면서 1.6T 속도에 대한 요구를 주도하고 있습니다. 개별 장치는 고유한 처리 용량과 칩 크기로 인해 제한되지만, 칩을 결합하면 이러한 용량을 크게 확장할 수 있습니다. XNUMX세대 애플리케이션에는 데이터 센터 내 스위치 간 연결이 뒤따를 것으로 예상됩니다. 이를 통해 고성능 프로세서와 메모리의 풀링을 가능하게 하고 클라우드 컴퓨팅 내에서 확장성과 효율성을 높일 수 있습니다.

IEEE의 802.3dj 이니셔티브: 1.6Tbps 상호 운용성을 위한 이더넷 표준 발전

진화하는 표준화 노력을 준수하는 것은 원활한 생태계 상호 운용성을 위한 핵심입니다. IEEE의 802.3dj 그룹은 200G에서 초당 최대 1.6테라비트의 속도에 대한 물리적 계층과 관리 매개변수를 포함하는 곧 출시될 이더넷 표준을 공식화하는 과정에 있습니다. 그룹의 목표는 1.6Tbps 이더넷 MAC 데이터 속도이며, MAC 계층에서 최대 비트 오류율이 10-13을 넘지 않는 것을 목표로 합니다. 추가 조항에는 16G 및 8G SerDes를 활용하는 다양한 칩 애플리케이션에 적합한 옵션 112 및 224레인 부착 장치 인터페이스(AUI)가 포함됩니다. 물리적으로 1.6Tbps 사양에는 최대 8미터의 구리 쌍축 케이블 8쌍과 500미터에서 2km 사이의 거리에 대한 광섬유 2026쌍을 통한 전송이 수반됩니다. 표준의 완전한 비준은 2024년 봄까지 예상되지만 핵심 기능 세트는 XNUMX년 완료될 것으로 예상됩니다.

1.6T 이더넷 하위 시스템의 대역폭 오버헤드 및 오류 수정

그림 1: 1.6T 이더넷 하위 시스템의 구성 요소를 보여주는 다이어그램.

이전 이더넷 반복에서 PCS는 주로 안정적인 패킷 감지를 위한 데이터 인코딩에 중점을 두었습니다. 그러나 1.6T 이더넷 속도로 확대되면서 특히 짧은 링크에서도 신호 저하에 대응하기 위해 FEC(순방향 오류 수정)의 필요성이 분명해졌습니다. 이를 위해 1.6T 이더넷은 계속해서 Reed-Solomon FEC를 활용합니다. 이 접근 방식은 514개의 기호 블록으로 인코딩된 10개의 544비트 기호로 구성된 코드워드를 구축하므로 6%의 대역폭 오버헤드가 발생합니다. 이러한 FEC 코드워드는 AUI 물리적 링크 전체에 분산되므로 각 물리적 링크(8T 이더넷의 경우 1.6개)가 전체 코드워드를 전달하지 않습니다. 이 방법은 오류 버스트에 대한 추가 보호를 제공할 뿐만 아니라 원단 디코더에서 병렬화를 활성화하여 대기 시간을 줄입니다.

기어박스와 SerDes를 갖춘 PMA(Physical Medium Attachment)는 이더넷 신호를 전송된 채널로 가져옵니다. 1.6T 이더넷의 경우 각각 8Gbps에서 실행되는 212개 채널이 포함되어 6%의 FEC 오버헤드를 차지합니다. 사용된 변조 기술은 4레벨 펄스 진폭 변조(PAM-4)입니다. 이는 각 전송 기호에 대해 XNUMX개의 데이터 비트를 인코딩하여 기존 NRZ(Non-Return Zero) 접근 방식과 병치할 때 대역폭을 효과적으로 두 배로 늘립니다. 전송 메커니즘은 디지털-아날로그 변환에 의존하는 반면, 수신단에서는 DSP와 결합된 아날로그-디지털 변환이 정확한 신호 추출을 보장합니다.

또한 이더넷 PCS는 이더넷 링크의 종단 간을 포괄하는 "외부 FEC"를 도입한다는 점에 유의하는 것이 중요합니다. 더 긴 도달 채널을 강화하기 위해 개별 물리적 회선에 대한 추가 오류 수정 계층이 파이프라인에 있으며 해밍 코드 FEC를 채택할 가능성이 높습니다. 이 수정은 그러한 수정이 필수적인 광트랜시버 모듈에 주로 적용되는 것으로 예상됩니다.

그림 2: 도달 범위 확장을 위해 연결된 FEC를 사용할 때 추가되는 추가 오버헤드를 보여주는 다이어그램.

그림 2에 설명된 예시 시스템에서 MAC과 PCS는 광학 모듈과 광섬유 스트레치를 통해 연결됩니다. PCS의 비트 오류율은 10입니다.-5 광 모듈 링크의 오류와 광 링크 자체의 오류. 유일한 RS-FEC 종단간 사용만으로는 10을 달성하는 데 충분하지 않습니다.-13 이더넷 표준으로 인해 링크가 불안정해집니다. 옵션은 모든 홉에서 별도의 RS FEC를 212중으로 구현하여 비용과 대기 시간을 크게 늘리는 것입니다. 보다 효과적인 솔루션은 특히 광 링크용으로 연결된 해밍 코드 FEC를 통합하여 광 연결의 일반적인 무작위 오류를 처리하는 것입니다. 이 내부 FEC 계층은 회선 속도를 226Gbps에서 XNUMXGbps로 추가 확장하므로 SerDes가 이 회선 속도를 지원할 수 있어야 합니다.

1.6T 이더넷 시스템의 지연 문제

그림 3: 1.6T 이더넷 하위 시스템의 지연 경로.

전송 큐, 전송 기간, 매체 통과 시간, 여러 처리 및 수신 시간 등 다양한 구성 요소가 이더넷 대기 시간에 영향을 미칩니다. 이를 시각화하려면 포괄적인 3T 이더넷 하위 시스템을 표시하는 그림 1.6을 고려하십시오. 대기 시간은 원단 애플리케이션의 반응 시간에 의해 영향을 받을 수 있지만 이 요소는 이더넷 외부에 있으므로 대기 시간 분석 중에 제외되는 경우가 많습니다. 이더넷 인터페이스에서 대기 시간을 최소화하려면 특정 상황을 이해해야 합니다. 예를 들어, 느린 클라이언트 링크의 본질적인 지연으로 인해 스위치 간 트렁크 연결의 경우 대기 시간이 주요 문제가 아닐 수 있습니다. 거리도 중요한 역할을 합니다. 길이가 길수록 대기 시간이 늘어납니다. 물론 이것이 다른 시나리오에서 대기 시간을 간과해야 한다는 의미는 아니며 대기 시간을 줄이는 것이 항상 목표입니다.

전송 대기 시간은 본질적으로 이더넷 속도 및 프레임 크기와 연관되어 있습니다. 특히 1.6T 이더넷 시스템의 경우 최소 크기 패킷을 전송하려면 0.4ns가 필요합니다. 즉, 기본적으로 2.5GHz 클록의 틱당 하나의 이더넷 프레임이 필요합니다. 반면, 표준 최대 크기 프레임을 전송하는 데는 8ns가 걸리며 점보 프레임의 경우 48ns까지 확장됩니다. 선택한 매체에 따라 대기 시간이 추가로 결정됩니다. 예를 들어, 광섬유는 일반적으로 미터당 5ns의 지연 시간을 발생시키는 반면, 구리 케이블은 미터당 4ns로 약간 더 빠릅니다.

전체 대기 시간의 상당 부분은 수신기 컨트롤러에 기인합니다. RS FEC 디코더에는 본질적으로 대기 시간이 발생합니다. 오류 수정을 시작하려면 시스템은 4개의 코드워드를 수신해야 하며, 이는 1.6Tbps에서 12.8ns에 달합니다. 오류 수정 및 버퍼링을 포함한 후속 활동으로 인해 이 대기 시간이 증폭됩니다. FEC 코드워드 저장 기간은 일정하게 유지되지만 메시지 수신 중 대기 시간은 특정 구현에 따라 달라집니다. 그럼에도 불구하고 세심한 디지털 설계 전략을 사용하면 대기 시간을 최적화할 수 있습니다.

본질적으로 FEC 메커니즘과 물리적 거리 또는 케이블 길이로 인해 피할 수 없는 고유한 대기 시간이 있습니다. 이러한 요소 외에도 설계 전문 지식은 이더넷 컨트롤러 대기 시간을 최소화하는 데 중추적인 역할을 합니다. MAC, PCS 및 PHY를 통합하고 최적화하는 완전한 솔루션을 활용하면 가장 효율적이고 대기 시간이 짧은 구현을 위한 기반이 마련됩니다.

요약

그림 4: 선형성이 뛰어난 PAM-224 아이를 보여주는 3nm 공정에서 Synopsys 4G 이더넷 PHY IP의 첫 번째 통과 실리콘 성공.

1.6Tbps 이더넷은 대역폭이 가장 많이 요구되고 대기 시간에 민감한 애플리케이션에 맞게 조정되었습니다. 224G SerDes 기술의 출현과 MAC 및 PCS IP의 발전으로 이제 진화하는 1.6T 이더넷 표준을 지속적으로 준수하는 포괄적인 솔루션에 액세스할 수 있습니다. 또한 프로토콜 및 오류 수정 방법에 내재된 대기 시간으로 인해 데이터 경로에 불필요한 대기 시간이 발생하지 않도록 전문 설계자가 IP 디지털 및 아날로그 설계를 부지런히 제작해야 합니다.

1.6T SoC 설계에서 최고의 성능을 달성하려면 모든 칩 구성 요소에 대해 효율적으로 최적화된 아키텍처와 세심한 설계 관행이 필요합니다. 이는 전력 보존을 강조하고 실리콘 설치 공간을 최소화하여 1.6T 데이터 속도를 현실화합니다. 실리콘으로 입증된 Synopsys 224G 이더넷 PHY IP 1.6T MAC 및 PCS 컨트롤러를 위한 무대를 마련했습니다. Synopsys는 최첨단 설계, 분석, 시뮬레이션 및 측정 기술을 사용하여 뛰어난 신호 무결성과 지터 성능을 지속적으로 제공하고 있습니다. MAC+PCS+PHY를 포함한 완전한 이더넷 솔루션.

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