Chiplets Open Pandora's Box - Semiwiki

플라톤에 의해 재발행

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칩렛은 디자인의 한 영역을 단순화했지만 다른 면에서는 판도라의 상자를 열었습니다. 각각의 시뮬레이션 복잡성 칩렛 더 낮지만 이제 칩렛 간 상호 연결이 복잡해졌습니다. 사람들은 다양한 상호 연결 프로토콜, UCIe 변형, UCIe 설정 수정, 인터페이스 속도, 물리 계층 수 등을 실험하고 있습니다. 이제 AXI와 같은 레거시 표준, PICe6.0과 같은 새로운 프로토콜, 캐시 일관성을 혼합에 추가하세요.

전체적으로 이것은 완전히 새로운 실험 세트를 만듭니다. 전통적인 에뮬레이션과 RTL 모델링이 작동하지 않는 것입니다. 단순히 구성 요소를 선택하는 것뿐만 아니라 먼저 아키텍처 균형을 맞추는 노력이 필요합니다. 이는 트래픽 분석, 애플리케이션 파티셔닝, 시스템 크기 조정 및 다양한 유형의 물리적 계층에 대한 영향을 수행해야 함을 의미합니다. 또한 애플리케이션에 따라 벤치마크가 매우 다릅니다.

UCIe 사양은 새로운 사양이며 명확한 벤치마크가 없습니다. 또한 UCIe 사양은 대기 시간과 전력에 대한 지침만 제공합니다. 둘 다 엄격한 요구 사항입니다. 이는 전력-성능-영역 연구가 불가피하다는 것을 의미합니다. PCIe 6.0에서 UCIe, AXI로의 프로토콜-프로토콜-프로토콜 변환이 있으므로 모델링 설정이 복잡합니다.

한 가지 해결책은 다음을 사용하여 시스템 모델링을 살펴보는 것입니다. 비주얼심 에 미라 빌리 스 설계. 이들은 최근 UCIe 시스템 수준의 IP 모델을 출시했으며 이번 컨퍼런스에서 상호 연결의 다양한 사용 사례를 시연할 예정입니다. 치플렛 서밋. 설계자들을 안내하기 위해 그들은 다양한 사용 사례, 예상되는 전력 성능 결과 및 최적화 옵션이 포함된 가이드를 게시했습니다. 그들은 Summit에서 논문 발표와 부스를 모두 운영합니다. 거기서 뵙기를 바랍니다!

또한 사람들이 얻을 수 있는 논문에 대한 링크는 다음과 같습니다. UCIe Interconnect Architecture 기반의 이기종 컴퓨팅 시스템의 성능 모델링

요약 :

오늘날 최첨단 노드의 복잡한 칩 설계는 일반적으로 여러 개의 다이(또는 칩렛)로 구성됩니다. 이 접근 방식은 재사용 가능한 IP뿐만 아니라 다양한 제조업체 또는 프로세스의 다이를 허용합니다. 설계자는 이러한 복잡한 상황의 다양한 구현을 평가하기 위해 시스템 수준 모델이 필요합니다.

예시 시스템은 UCIe(Universal Chiplet Interconnect Express) 표준을 사용하여 상호 연결된 I/O 칩렛, 저전력 코어 칩렛, 고성능 코어 칩렛, 오디오-비디오 칩렛 및 아날로그 칩렛으로 구성됩니다.

우리 팀은 고급 및 표준 패키지, 다양한 트래픽 프로필 및 리소스, 도달 범위를 확장하고 시간 초과 시 이벤트를 평가하는 리타이머를 포함한 여러 시나리오와 구성을 고려했습니다. 임무 애플리케이션을 위한 UCIe 상호 연결의 강점과 약점을 식별함으로써 성능, 전력 및 기능 요구 사항을 충족하는 각 하위 시스템에 대한 최적의 구성을 얻는 데 도움이 되었습니다.

Mirabilis Design Inc. 소개

Mirabilis Design은 실리콘 밸리의 소프트웨어 회사로 제품 사양의 위험을 식별 및 제거하고 제품 개발에 필요한 인적 및 시간 자원을 정확하게 예측하며 다양한 엔지니어링 간의 의사소통을 개선하는 소프트웨어 및 교육 솔루션을 제공합니다.
팀.

VisualSim Architect는 지적 재산, 시스템 수준 모델링, 시뮬레이션, 환경 분석 및 애플리케이션 템플릿을 결합하여 모델 구성, 시뮬레이션, 분석 및 RTL 검증을 크게 향상시킵니다. 이 환경을 통해 설계자는 다양한 상호 의존적 시간 및 전력 요구 사항을 충족하는 설계로 신속하게 수렴할 수 있습니다. 이는 설계 프로세스 초기에 서면 사양과 병행하여(및 보조 수단으로) 제품 구현(예: RTL, 소프트웨어 코드 또는 회로도) 전에 사용됩니다.