첨단 반도체 패키징을 위한 세계 시장(2024-2035년)

1 연구 방법론 14

2 요약 15

• 2.1 반도체 패키징 기술 개요 16
  • 2.1.1 기존 포장 방식 19
  • 2.1.2 고급 패키징 접근 방식 20
• 2.2 반도체 공급망 22
• 2.3 첨단 패키징 분야의 주요 기술 동향 22
• 2.4 시장 규모 및 성장 전망(수십억 달러) 24
  • 2.4.1 포장 유형별 24
  • 2.4.2 시장별 26
  • 2.4.3 지역별 28
• 2.5 시장 성장 동인 30
• 2.6 경쟁 환경 32
• 2.7 시장 과제 34
• 2.8          최근 시장 뉴스 및 투자    36
• 2.9 미래 전망 38
  • 2.9.1 이종 통합 39
  • 2.9.2 칩렛과 다이 분리 41
  • 2.9.3 고급 상호 연결 43
  • 2.9.4 확장 및 소형화 45
  • 2.9.5 열 관리 47
  • 2.9.6 재료 혁신 48
  • 2.9.7 공급망 개발 50
  • 2.9.8 시뮬레이션과 데이터 분석의 역할 52

3 반도체 패키징 기술 58

• 3.1 트랜지스터 디바이스 스케일링 58
  • 3.1.1 개요 58
• 3.2 웨이퍼 레벨 패키징 61
• 3.3 팬아웃 웨이퍼 레벨 패키징 62
• 3.4 칩렛 64
• 3.5 반도체 패키징의 상호연결 67
  • 3.5.1 개요 67
  • 3.5.2 와이어 본딩 67
  • 3.5.3 플립칩 본딩 69
  • 3.5.4 TSV(Through Silicon Via) 본딩 72
  • 3.5.5 칩렛을 이용한 하이브리드 결합 73
• 3.6 2.5D 및 3D 패키징 75
  • 3.6.1 2.5D 패키징 75
    • 3.6.1.1 개요 76
      • 3.6.1.1.1 2.5D와 3D 패키징 비교 76
    • 3.6.1.2 이점 77
    • 3.6.1.3 도전 79
    • 3.6.1.4   동향  80
    • 3.6.1.5 시장 참여자 81
    • 3.6.1.6 2.5D 유기 기반 포장 83
    • 3.6.1.7 2.5D 유리 기반 패키징 84
  • 3.6.2 3D 패키징 88
    • 3.6.2.1 이점 89
    • 3.6.2.2 도전 92
    • 3.6.2.3   동향  94
    • 3.6.2.4 임베디드 Si 브리지 96
    • 3.6.2.5 Si 인터포저 97
    • 3.6.2.6 3D 하이브리드 본딩 98
    • 3.6.2.7 시장 참여자 98
• 3.7 플립칩 패키징 102
• 3.8 임베디드 다이 패키징 104
• 3.9 고급 패키징 동향 106
• 3.10 패키징 로드맵 108

4 웨이퍼 레벨 패키징 111

• 4.1 소개 111
• 4.2 이점 112
• 4.3 웨이퍼 레벨 패키징의 종류 113
  • 4.3.1 웨이퍼 레벨 칩 스케일 포장 114
    • 4.3.1.1 개요 114
    • 4.3.1.2 장점 114
    • 4.3.1.3 애플리케이션 115
  • 4.3.2 팬아웃 웨이퍼 레벨 패키징 117
    • 4.3.2.1 개요 117
    • 4.3.2.2 장점 117
    • 4.3.2.3 애플리케이션 119
  • 4.3.3 웨이퍼 레벨 팬아웃 패키징 120
    • 4.3.3.1 개요 120
    • 4.3.3.2 이점 121
    • 4.3.3.3 애플리케이션 122
  • 4.3.4 다른 유형의 WLP 123
• 4.4 WLP 제조공정 124
  • 4.4.1 웨이퍼 준비 124
  • 4.4.2 RDL 구축 125
  • 4.4.3 범핑 126
  • 4.4.4 캡슐화 127
  • 4.4.5 통합 128
  • 4.4.6 테스트 및 싱귤레이션 129
• 4.5 웨이퍼 레벨 패키징 동향 131
• 4.6 웨이퍼 레벨 패키징의 응용 133
  • 4.6.1 모바일 및 가전제품 133
  • 4.6.2 자동차 전자장치 134
  • 4.6.3 IoT와 산업 135
  • 4.6.4 고성능 컴퓨팅 136
  • 4.6.5 항공우주 및 국방 137
• 4.7 웨이퍼 레벨 패키징 전망 138

5장 시스템 내 패키지 및 이기종 통합 139

• 5.1 소개 139
• 5.2 이종 통합을 위한 접근법 141
• 5.3 SiP 제조 접근법 142
  • 5.3.1 2.5D 통합 인터포저 143
  • 5.3.2 멀티칩 모듈 145
  • 5.3.3 3D 적층 패키지 146
  • 5.3.4 팬아웃 웨이퍼 레벨 패키징 149
  • 5.3.5 플립칩 패키지-온-패키지 150
• 5.4 SiP 구성요소 통합 152
• 5.5 이종 통합 드라이버 154
• 5.6 SiP 채택을 주도하는 동향 155
• 5.7 SiP 애플리케이션 156
• 5.8 SiP 산업 환경 157
• 5.9 이종 통합에 대한 전망 160

6 모놀리식 3D IC 162

• 6.1 개요 162
• 6.2 이점 164
• 6.3 과제 165
• 6.4 미래 전망 166

7 시장 및 애플리케이션 168

• 7.1 시장 가치 사슬 168
• 7.2 시장별 패키징 동향 169
• 7.3 인공지능(AI) 170
  • 7.3.1 애플리케이션 171
  • 7.3.2 패키징 172
• 7.4 모바일 및 휴대용 장치 172
  • 7.4.1 애플리케이션 173
  • 7.4.2 패키징 173
• 7.5 고성능 컴퓨팅 175
  • 7.5.1 애플리케이션 175
  • 7.5.2 패키징 176
• 7.6 자동차 전자장치 179
  • 7.6.1 애플리케이션 179
  • 7.6.2 패키징 179
• 7.7 사물인터넷(IoT) 장치 180
  • 7.7.1 애플리케이션 181
  • 7.7.2 패키징 181
• 7.8 5G 및 6G 통신 인프라 182
  • 7.8.1 애플리케이션 182
  • 7.8.2 패키징 182
• 7.9 항공우주 및 방위 전자공학 185
  • 7.9.1 애플리케이션 185
  • 7.9.2 패키징 187
• 7.10 의료전자공학 188
  • 7.10.1 애플리케이션 188
  • 7.10.2 포장 189
• 7.11 가전제품 189
  • 7.11.1 애플리케이션 189
  • 7.11.2 포장 190
• 7.12 글로벌 시장(단위) 193
  • 7.12.1 시장별 193
  • 7.12.2 지역 시장 196
    • 7.12.2.1                아시아 태평양          197
      • 7.12.2.1.1 중국 198
      • 7.12.2.1.2 대만 199
      • 7.12.2.1.3 일본 200
      • 7.12.2.1.4 한국 201
    • 7.12.2.2 북미 202
      • 7.12.2.2.1 미국 203
      • 7.12.2.2.2 캐나다 204
      • 7.12.2.2.3 멕시코 205
    • 7.12.2.3 유럽 206
      • 7.12.2.3.1 독일 208
      • 7.12.2.3.2 프랑스 209
      • 7.12.2.3.3 영국 210
      • 7.12.2.3.4 북유럽 국가 211
    • 7.12.2.4 나머지 세계 212

8개 시장 참여자 215

• 8.1 통합 소자 제조업체 215
• 8.2 외주 반도체 조립 및 테스트(OSAT) 업체 217
• 8.3 주조소 218
  • 8.3.1 반도체 파운드리 기술 로드맵 218
• 8.4 전자제품 OEM 220
• 8.5 포장 장비 및 소재 기업 222

9가지 시장 과제 225

• 9.1 기술적 복잡성 225
• 9.2 공급망 성숙도 226
• 9.3 비용 227
• 9.4 표준 228
• 9.5 신뢰성 보증 229

10 회사 프로필 230 (90 회사 프로필)

11 참조 317

테이블 목록

• 표 1. 고급 패키징의 주요 기술 동향 23
• 표 2. 유형별 세계 첨단 반도체 패키징 시장(2020~2035년)(십억 달러) 24
• 표 3. 시장별 세계 첨단 반도체 패키징 시장(2020~2035년)(십억 달러) 26
• 표 4. 지역별 세계 첨단 반도체 패키징 시장(2020~2035년)(십억 달러) 28
• 표 5. 첨단 반도체 패키징 시장 성장 동인 30
• 표 6. 고급 패키징 채택이 직면한 과제 34
• 표 7. 최근 첨단 반도체 패키징 시장 뉴스 및 투자 현황 36
• 표 8. 트랜지스터 스케일링의 과제 60
• 표 9. 상호 연결 방법 사양 67
• 표 10. 2.5D와 3D 패키징 비교. 76
• 표 11. 2.5D 패키징 과제 79
• 표 12. 2.5D 패키징 시장 참가자. 81
• 표 13. 3D 패키징의 장점과 단점 88
• 표 14. 고급 패키징 동향 106
• 표 15. 웨이퍼 레벨 패키징을 형성하는 주요 동향 131
• 표 16. SiP 및 멀티다이 패키지를 통한 이기종 통합 채택을 촉진하는 주요 요인 154
• 표 17. 모놀리식 3D IC의 이점 164
• 표 18. 모놀리식 3D IC의 과제 165
• 표 19. 첨단 반도체 패키징 시장 가치사슬 168
• 표 20. 고급 반도체 패키징 시장 및 애플리케이션 170
• 표 21. 시장별 고급 반도체 패키징(단위)(2020~2025년) 193
• 표 22. 지역별 고급 반도체 패키징(단위)(2020~2025년) 195

도표의 명부

• 그림 1. 다양한 패키징 기술의 타임라인 19
• 그림 2. 반도체 패키징의 진화 로드맵. 20
• 그림 3. 반도체 공급망. 22
• 그림 4. 유형별 세계 첨단 반도체 패키징 시장(2020~2035년)(십억 달러). 25
• 그림 5. 시장별 글로벌 첨단 반도체 패키징 시장(2020~2035년)(십억 달러). 26
• 그림 6. 지역별 세계 첨단 반도체 패키징 시장(2020~2035년)(십억 달러). 28
• 그림 7. 시장별 고급 반도체 패키징(단위)(2020~2025년) 56
• 그림 8. 확장 기술 로드맵. 59
• 그림 9. 웨이퍼 레벨 칩 스케일 패키징(WLCSP) 61
• 그림 10. 임베디드 웨이퍼 레벨 볼 그리드 어레이(eWLB). 62
• 그림 11. FOWLP(팬아웃 웨이퍼 레벨 패키징) 63
• 그림 12. 칩렛 설계. 64
• 그림 13. 2D 칩 패키징. 75
• 그림 14. 실리콘 인터포저의 2.5D 통합 패키징. 79
• 그림 15. RDL 제작. 79
• 그림 16. 90다이, 와이어 본드 반도체 어셈블리. XNUMX
• 그림 17. 3D 통합 로드맵. 95
• 그림 18. 패키징 및 상호 연결에 대한 예상 일정. 109
• 그림 19. 일반적인 WLCSP 구조. 114
• 그림 20. 일반적인 FOWLP 구조, 117
• 그림 21. 2.5D 칩렛 통합. 143
• 그림 22. 시장별 고급 반도체 패키징(단위)(2020~2025년). 194
• 그림 23. 지역별 고급 반도체 패키징(단위), 2020~2025년. 196
• 그림 24. 2.5D MIOS(Molded Interposer on Substrate) 패키지. 291
• 그림 25. 12층 HBM3. 297

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