모놀리식 SoC에서 패키지의 이기종 칩 및 칩렛으로의 전환이 가속화되고 있으며, 설계부터 제조까지 흐름의 모든 단계에서 엔지니어가 느끼는 방법론, 협업 및 설계 목표에 대한 광범위한 변화가 시작되고 있습니다.
이제 거의 모든 엔지니어가 새로운 기술, 프로세스 또는 방법론을 작업하거나 접하고 있습니다. 그리고 그들은 과거에 다른 사일로, 때로는 세계의 다른 곳에 존재했던 기술 세트와 상호 작용하고 있습니다. 엔지니어들이 3D-IC, 2.5D, 시스템 인 패키지 및 다양한 유형의 팬아웃 간의 차이점을 설명하려고 시도함에 따라 어휘도 바뀌고 있습니다.
이러한 변화 뒤에는 몇 가지 주요 동인이 있습니다. 그 중에는:
- finFET 도입 이후 새로운 노드마다 비용이 상승하고 있으며, 3nm 이하의 게이트 올라운드 FET와 높은 NA EUV가 도입되면서 비용이 더욱 높아지고 있습니다. 이는 NRE 비용을 회수하기 위해 판매해야 하는 장치의 수가 확장을 정당화할 만큼 충분히 높아야 하거나 확장의 이점을 훨씬 더 큰 시스템의 맥락에서 고려해야 하기 때문에 전체 SoC 확장을 비경제적으로 만듭니다. 상당히 낮은 전력으로 더 적은 수의 서버가 필요하므로 설계 및 제조 비용이 상쇄될 수 있는 하이퍼스케일 데이터 센터의 프로세서로 사용됩니다.
- 경쟁적인 이유로 특정 도메인과 사용 사례에는 더 많고 다양한 기능이 필요하지만 칩은 이미 현재 레티클이 허용하는 것보다 더 큽니다. 즉, 더 큰 SoC로 함께 결합되거나 하나 이상의 기능으로 분해되어 일종의 고급 패키지 체계에 통합되어야 합니다.
- 수율은 일반적으로 작은 칩의 경우 더 높으며, 이는 이론적으로 다중 칩/다중 칩렛 설계의 전체 비용을 줄일 수 있습니다. 그러나 패키지에 있는 하나 이상의 칩/칩렛에 오류가 발생하는 경우 수율 이점도 최소화될 수 있습니다. 이것이 바로 통합 및 상호 연결에 대한 표준 설정과 이러한 설계 및 시뮬레이션을 위한 새롭고 향상된 도구에 대한 많은 관심이 있었던 이유입니다. 복잡한 시스템, 취급, 세척, 접착/접착 해제를 위한 더 나은 프로세스
Custom IC & PCB 그룹의 제품 관리 그룹 이사 John Park 운율, 디지털 및 아날로그/RF 콘텐츠를 모두 포함하는 가장 진보된 칩의 설계 비용은 최대 1억 달러에 달할 수 있다고 말했습니다. "디지털 측면에서는 최대 레티클 제한으로 인해 SoC에 맞추려는 것이 맞지 않습니다."라고 그는 말했습니다. “그런데, 맞더라도 수율 문제가 있습니다. 이로 인해 비용이 증가합니다.”
그림 1: 칩렛의 '이유'. 무어의 법칙을 따르는 것만으로는 더 이상 최선의 기술적, 경제적 경로가 아닙니다. 출처 : 케이던스
이기종 통합 및 고급 패키징에 대한 논의의 좋은 출발점은 합의된 용어입니다. 아마도 이기종 통합이라는 용어의 가장 일반적인 용도는 고대역폭 메모리(HBM)를 일종의 GPU/NPU/CPU와 통합하거나 이들 모두를 혼합하는 것입니다.
“우리는 DIMM 카드를 통해 연결된 PCB에 다이를 패키징했습니다.”라고 박씨는 말했습니다. “이제 우리는 그 DRAM을 쌓았습니다. 프로세서 옆 패키지 안에 바로 넣었습니다. 메모리 대역폭이 크게 향상되면서 사람들은 웨이퍼 위에 웨이퍼를 쌓고 있습니다. 여기서도 폼 팩터가 중요한 역할을 합니다.”
해당 폼 팩터에 따라 사용되는 패키징 유형과 처리 요소, 메모리 및 I/O가 배치되는 위치가 결정될 수 있습니다.
"그것은 쌓을 수 있고, 서로 옆에 놓일 수 있으며, 다이의 재료는 무엇이든 될 수 있습니다."라고 제품 관리 이사인 Kenneth Larsen은 말했습니다. 시놉시스 EDA 그룹. “우리는 일반적으로 디지털(고급 CMOS)에 중점을 두지만 시스템을 구축할 때 고려해야 할 다른 다이도 많이 있습니다. 인터포저가 있고 다양한 통합 방식이 있으며 기술 공동 최적화도 있습니다.”
멀티 다이 설계를 완전히 실현하려면 칩 설계자와 설계자는 여러 개별 다이/칩렛이 더 복잡한 시스템에 통합된 후 어떻게 작동하는지 잘 이해해야 합니다. 각 다이에는 서로 다른 기능이 포함되어 있으며 때로는 서로 다른 프로세스 노드에서 개발되고 종종 서로 다른 유형의 회로를 포함합니다. 결과적으로 서로 다른 임계값 전압을 가질 수 있고, 다른 칩/칩렛이 취약할 수 있는 서로 다른 노이즈를 생성할 수 있으며, AI/ML과 같은 더 높은 로직 활용으로 인해 가열될 때 다르게 동작할 수 있습니다.
또한 와이어 본드에서 하이브리드 본딩까지 다양한 상호 연결 방식을 사용하여 서로 연결될 수 있으며 잠재적으로 패키지와 다이를 휘게 하고 예상 수명을 단축할 수 있는 스트레스에 취약합니다. 어떤 경우에는 이러한 스트레스로 인해 본드가 파손되어 고급 패키지의 오작동이 발생할 수 있습니다. 이는 기판이 평면 구성보다 더 얇아지는 경우 특히 문제가 됩니다.
그림 2: 멀티다이 시스템 설계. 출처 : Synopsys
“ASIC이 특정 크기를 지나면 이를 분해하여 더 이상 거대한 ASIC의 IP가 아닌 빌딩 블록 중 일부를 구매하고 이를 실제 칩렛으로 구매하는 것에 대해 생각하는 것이 흥미로워지기 시작합니다. 함께 공동 패키지할 수 있습니다."라고 고속 디지털 시뮬레이션 기술 제품 관리자인 Stephen Slater는 말했습니다. 키 사이트. “이미 이 분야에서 큰 성공을 거둔 기업이 있습니다. 그들은 AMD 등 AI와 하이퍼스케일링을 위한 칩을 내놓는 사람들입니다. 이것이 전체 반도체 생태계에 의미하는 바는 이제 많은 소규모 IP 공급업체가 UCIe 또는 Bunch of Wires와 같은 특정 인터페이스를 사용하여 칩을 테이프아웃하는 것이 무엇을 의미하는지 고려하기 시작했다는 것입니다. 그것은 상당히 다른 생태계로의 전환이 될 것입니다. 갑자기 관심 있는 실리콘 노드에서 IP를 제공할 수 있는 다양한 IP 공급업체가 생겼지만 이제는 다른 칩과 통합할 수 있는 실제 칩인 제품도 제공하게 되었습니다. 이것이 우리가 보고 있는 방향이며 여기에는 많은 새로운 기술이 작용하고 있습니다. 사람들은 한 칩렛에서 다음 칩렛까지 고밀도 연결로 연결할 수 있는 매우 미세한 피치를 얻기 위해 실리콘 인터포저나 유리 기판과 같은 것을 도입하기 시작합니다. 바로 여기에서 많은 EDA 시뮬레이션 도구가 사용됩니다. 우리는 이러한 새로운 문제를 어떻게 처리할 것인가?”
그 대답에는 점점 더 기술, 디자인, 패키징 및 시스템의 공동 설계 및 공동 최적화가 포함됩니다. 이를 매우 어렵게 만드는 것은 모놀리식 칩의 ASIC 설계자가 이전에 처리하지 않았을 수 있는 모든 단계입니다.
"DTCO에서는 설계와 최적화가 회로 수준과 기술 수준 모두에서 동시에 발생합니다."라고 설계 방법론 책임자인 Roland Jancke는 말했습니다. 프라운호퍼 IIS 적응 시스템 부문 엔지니어링. “이제 시스템까지 확장되었으니 시스템 기술 공동 최적화(STCO)입니다. 특히 3D 통합 및 칩렛 기반 시스템에서는 이러한 통합 접근 방식에서 큰 잠재력을 볼 수 있습니다. 트랜지스터 자체부터 게이트 셀, IP 블록, ASIC, 시스템 인 패키지, 애플리케이션까지 모든 것이 사용될 곳을 설계하고 이 모든 것을 하나로 모으려면 어떻게 하시겠습니까? 하나의 최적화 주기에 다양한 추상화 수준의 다양한 모델이 필요하며, 이 모든 것을 하나로 묶어야 합니다.”
이는 칩 업계의 다음 과제입니다. 즉, 이러한 다양한 칩/칩렛을 통합하고 전체 시스템이 모놀리식 SoC처럼 또는 거의 비슷하게 작동하도록 만드는 방법입니다. “다양한 방법으로 연결될 수 있으며, 가장 일반적인 방법은 2.5D와 3D입니다. 여기서 2.5D는 다이 사이의 인터포저 또는 기판을 통해 연결되는 칩렛으로 정의되며 일반적으로 일종의 PHY와 함께 연결됩니다. "라고 엔지니어링 부사장인 Saif Alam은 말했습니다. 모벨루스.
하지만 도구, 흐름, 방법론에는 옵션이 너무 많아서 이러한 모든 요소를 고려하기가 어렵습니다. Alam은 "멀티다이 솔루션 측면에서 공통 표준은 없습니다. 하지만 Siemens와 다른 업체에서는 이러한 모든 도구 간에 '보편적 언어'를 얻으려는 노력을 기울이고 있습니다."라고 말했습니다.
그리고 공통 스레드가 존재하는 경우 파운드리 또는 표준 그룹에 따라 다를 수 있습니다. 여기에는 TSMC의 3Dblox, 삼성의 3D CODE, Open Compute Project의 CDXML 또는 대형 칩 제조업체의 독점 솔루션이 포함됩니다. 따라서 아이디어는 LEGO와 같은 범용 플러그 앤 플레이이지만 업계에서는 이러한 기능을 실현하려면 아직 갈 길이 멀습니다.
예를 들어, 패키지 기판 계층의 모든 수준에 걸쳐 시스템 수준 공동 설계를 추진하려면 전체 패키지 어셈블리의 단일 디지털 트윈 모델이 필요하다고 임베디드 보드 시스템 부문 제품 관리자인 Keith Felton은 말했습니다. 지멘스 EDA. “이 디지털 트윈 모델은 각 계층 구조에 필요한 상호 연결로 구성된 시스템 수준 넷리스트도 제공해야 합니다. 가장 적합한 형식은 SystemVerilog입니다. 이 디지털 트윈 모델은 P&R과 같은 물리적 설계 수준이 이루어지기 전에 구성되고 최적화되어야 합니다. 그렇지 않으면 전체적으로 차선책으로 구현하게 될 것입니다.”
마찬가지로 Movellus의 Alam은 전체 설계를 표현하는 시스템 수준 넷리스트가 필요하다고 주장합니다. “그런 다음 설계 탐색을 위해 사용자 정의 비용 함수를 기반으로 필요에 따라 칩렛 간에 로직을 이동할 수 있는 도구가 필요합니다. 검증, 시뮬레이션, 승인(타이밍, EMIR, 물리적 검증)을 위한 도구에는 공유할 수 있는 데이터 모델 또는 '언어'가 있어야 합니다."
역사적으로 이러한 도구를 사용한 사람들은 시스템 수준 디자이너였습니다. Cadence의 박씨는 “이제 멀티다이로 가면 모두가 시스템 디자이너가 됩니다.”라고 말했습니다. “당신은 더 이상 단순한 ASIC 디자이너가 아닙니다. 모든 사람은 시스템 설계자가 되어야 하며 이 수준에서 칩렛 간 전기 규정 준수 및 신호 무결성과 같은 사항을 이해해야 합니다. 왜냐하면 이를 분해하고 UCIe, BoW 또는 AIB로 백업 연결하기 때문입니다. 따라서 다이-투-다이의 전기적 연결을 검증해야 하며, 이는 PCB 설계에 있어서 50년이나 되었지만 모놀리식 칩 설계 세계에서 온 경우에는 더 새로운 신호 무결성 기술을 사용합니다.”
Synopsys의 Larsen은 DTCO와 함께 STCO가 이기종 통합 퍼즐에서 점점 더 중요한 부분이 되고 있다고 설명했습니다. “시스템이 무엇인지 살펴보면 아키텍처가 있고 3D 통합이 있습니다. 우리는 설계 중인 시스템의 기능과 작업 부하, 시스템의 물리적, 논리적 측면, 전체 시스템을 통해 전원을 공급하는 방법을 알고 있습니다. 그리고 우리는 그것이 고객이 찾고 있는 모든 조건과 시장에서 작동하는지 확인해야 합니다. 이와 같은 시스템을 볼 때 이것은 본질적으로 하나의 패키지입니다. 하지만 이 시스템을 위해 이 모든 부분을 어떻게 상호 연결합니까? 제조 과정에서 이와 같은 시스템을 구축할 때뿐만 아니라 안정성을 보장하기 위해 제품을 현장으로 가져갈 때도 시스템의 각 부분 사이의 상호 연결성을 중심으로 설계 기술과 시스템 기술 사이에 이러한 추상화가 존재합니다. 3D-IC 및 멀티 다이 설계를 위해 STCO를 사용하여 수행하는 작업은 시스템 관점을 취하고 시스템을 구성하는 모든 제약 조건을 식별하며 성능이나 면적 감소를 방해하는 병목 현상을 식별하는 것입니다. 우리는 이것이 PPAC를 제공하는지 알아내기 위해 소프트웨어 워크로드를 실행합니다. PPAC는 실제로 모든 것이기 때문에 용적 측정 지표입니다. PPAC만이 아닙니다. 그것은 그것의 큐브입니다. 이것이 의미하는 바는 이제 전력, 열, 성능을 살펴보고 이러한 모든 주제를 동시에 살펴보면 더욱 분명해집니다. 정말 상황이 복잡해지고 있습니다.”
문제는 칩렛의 세부 사항과 데이터 교환에 있는데, 이것이 지금까지 개발된 대부분의 칩렛이 대형 칩 제조업체에 의해 내부적으로 개발되는 이유 중 하나입니다. 칩렛을 상용화하려는 업계의 노력에는 출발점으로 해당 칩렛을 연결하는 표준화된 방법이 필요합니다. "칩렛을 둘러싼 업계의 노력은 UCIe, BoW(Bunch of Wires) 및 AIB(Advanced Interconnect Bus)가 업계에서 등장하는 프로토콜 표준화에 더 중점을 두고 있습니다."라고 고속 통신 담당 이희수씨는 말했습니다. 키사이트의 디지털 부문 책임자입니다. "여기서 우리는 칩렛이 패키징 관점뿐만 아니라 기존 SiP 등과 동일하다고 생각했습니다. 그러나 모든 것을 더욱 표준화하려는 업계의 노력이 있습니다."
멀티다이 설계로 전환
고급 패키지의 이기종 통합을 위한 옵션이 너무 많은데 어떻게 사용자 커뮤니티를 응집력 있는 방법론으로 안내할 수 있습니까?
Movellus의 Alam은 여기에는 여러 가지 요인이 있다고 말했습니다. “업계에서는 UCIe이든 다른 표준이든 다이 간의 공통 인터페이스를 정의하기 위해 협력해야 합니다. 함께 연결된 서로 다른 다이의 경우 동일한 데이터 피치를 가져야 하며 사전 계획 및 정렬이 필요합니다. 주요 도구 공급업체는 도구 상호 운용성을 쉽게 하기 위해 협력하고 공통 언어를 만들어야 합니다. 그리고 칩렛 구현에 필요한 고급 패키징의 제조 비용을 낮추어야 하므로 자금이 풍부한 대기업이 이를 지배하지 않습니다.”
Siemens의 Felton은 이를 달성하는 한 가지 방법은 사용자가 사전 설정된 연습을 통해 제어된 접근 방식을 사용하여 멀티 다이 공동 설계를 탐색할 수 있는 클라우드 기반 가상 랩을 이용하는 것이라고 말했습니다. “우리 소프트웨어나 라이선스 없이도 이 작업을 수행할 수 있으며 이는 무료입니다.”라고 그는 말했습니다.
그러나 아직 명확하지 않은 것은 정확히 누가 이러한 길찾기 유형의 도구를 사용할 것인지입니다. Cadence의 박씨는 “ASIC 디자이너의 업무와 패키지 디자이너의 업무 사이의 경계가 모호해지기 때문에 가는 곳마다 거의 다릅니다.”라고 말했습니다. “일부 회사에서는 이제 칩렛 기반 3D-IC로 전환했으며 그게 전부 패키징이고 패키지 디자이너가 그렇게 해야 한다고 생각합니다. 그런데 '아니요, 그건 여전히 내 칩이에요'라고 말하는 회사도 있습니다. 그냥 분류한 것 뿐이니까 그게 IC 설계자의 일이니까요.' 사용자들 사이에는 공통점이 없습니다. 패키징팀이 정말 막강한 경우도 있는데, 이 중 상당수가 패키징팀에 넘어가게 됩니다. 패키징 팀이 그렇게 강력하지 않다면 ASIC 디자인 팀 내에서 시도할 것입니다. ASIC 디자인 배경이나 시스템 디자인 배경이 중요하지 않도록 프런트 엔드 도구가 실제로 존재합니다. 모든 것을 하나로 모으려면 여전히 공통 도구가 필요합니다.”
흐름과 방법론도 마찬가지입니다. 마케팅 담당 부사장인 Paul Karazuba는 "일부 고객은 '내가 직접 할 테니 당신의 디자인 지침과 등록 지도가 필요합니다'라고 말합니다."라고 말했습니다. 익스페데라. “'당신의 IP가 어떤 모습일지 말해주세요. 저에게 RTL을 보내주시고 귀찮게 하지 마세요. 이 모든 일은 제가 직접 할게요.' 다른 사람들은 훨씬 더 많은 디자인 지원이 필요하며, 우리가 실제로 들어가서 그들의 디자인을 도와줄 수도 있습니다. 그들은 여러분이 가정할 기본 사항과 우리가 어떻게 상호 작용하고 있는지 궁금해합니다. IP로 들어오고 나가는 신호는 무엇입니까? 내가 당신에게 무엇을 주어야합니까? 당신의 시계는 무엇입니까? 이는 여러분이 예상할 수 있는 유형이지만 현실은 NPU가 칩 위의 진공 상태에 존재하지 않는다는 것입니다. 칩의 나머지 부분과 완전히 별개의 기능은 아닙니다. 예를 들어 이미지 신호 프로세서 블록과 같은 칩의 다른 요소와 고도로 통합되어 있습니다. 점점 더 이 두 시스템이 서로 얽혀가고 있지만 일반적으로 두 개의 서로 다른 공급업체로부터 두 개의 서로 다른 라이센스를 받는 경우가 많습니다. 이제 악수가 실제로 어떻게 발생하는지 살펴보겠습니다. 왜냐하면 악수는 과거에 존재했던 것처럼 이러한 은유적인 섬에는 존재하지 않기 때문입니다. 간단히 말해서 고객 기반입니다. 그들이 우리가 얼마나 참여하기를 정말로 원하는지입니다. IP 제공자로서 우리가 사내에서 보유해야 하는 기술 세트는 10년 전과 다릅니다. 칩 설계에 대한 지식이 풍부한 사람들이 필요하며 Expedera는 칩 회사가 아닙니다. 우리는 칩 회사가 될 수는 없지만, 사람들이 가지고 있는 설계 질문에 대해 도움을 주기 위해 칩 디자이너를 직원으로 두고 있습니다.”
교통 체증 방지
이기종 통합의 주요 목표 중 하나는 데이터의 원활한 이동이며, 이는 종종 일관성과 처리량으로 귀결됩니다.
"우리는 칩렛과 관련하여 두 가지 범주의 사람들을 상대하고 있습니다."라고 제품 관리 및 전략 마케팅 담당 수석 이사인 Guillaume Boillet는 말했습니다. 동맥. “비용과 확장성, 심지어 포트폴리오 관리의 이점을 얻고 싶어 칩렛을 사용하는 사람들이 있습니다. 이러한 시나리오에는 하나의 공급업체가 관련됩니다. 같은 회사예요. 디자인의 모든 측면을 간과하는 사람은 항상 한 명의 건축가입니다. 두 번째 범주는 생태계 플레이를 믿기 때문에 멀티 다이를 실제로 수용하는 사람들을 위한 것입니다. 하지만 거기에서도 대부분 파트너입니다. 서로 모르는 상인은 아니다.”
자동차는 이러한 관계의 새로운 참가자입니다. Boillet는 "정말로 멀티다이를 원하는 개발자가 있습니다. 갑자기 모든 역량을 갖추지 못한 시스템의 모든 부분을 수행할 필요가 없기 때문입니다."라고 Boillet는 말했습니다. “거기에서도 대부분의 경우 소유권이 중앙 집중화되어 있습니다. 더 높은 수준의 칩렛을 개발하든, 자동차용 가속기나 AI용 가속기를 소유하든 항상 선두를 달리는 회사가 있습니다. RTL이나 시스템 수준에서는 SoC를 선택할 때와 비교해 다른 점이 너무 많지 않습니다. SoC 설계 외에 고려해야 할 몇 가지 측면이 있는데, 이는 칩렛 전체의 트래픽 양을 제한하는 절충안입니다. 분명히 이 점을 고려해야 합니다. 일관성 측면도 있을 것입니다. 따라서 칩렛 전반에 걸쳐 일관성을 원하는 사람들을 위해 우리는 너무 많은 트래픽이 인터페이스를 통과하지 않도록 해야 합니다."
결론
여기 있는 모든 것은 누군가에게는 새로운 것입니다. Cadence의 Park은 다음과 같이 말했습니다. “ASIC 설계자라면 새로운 것은 여러 개의 칩렛이므로 프런트엔드 계획 도구가 있어야 합니다. 어떤 인터페이스로 작업할지 이해해야 합니다. 디자인을 어떻게 분할합니까? 이제 여러 개의 칩이 사용되었으며, 이를 검증하려면 칩렛 전체에 걸쳐 깔끔한 연결을 만들 수 있도록 신호 무결성을 이해해야 합니다. ASIC 설계자에게는 완전히 새로운 세상입니다. 패키지 디자이너도 마찬가지다. 이제 그들은 DRC 및 LVS의 공식적인 승인과 그것이 실리콘과 같은 다양한 재료로 작업하는 데 얼마나 중요한지 이해해야 합니다. 역사적으로 패키지 디자이너는 라미네이트와 약간의 세라믹을 사용하여 작업했지만 이제는 실리콘을 사용하고 있으며 이를 위해서는 금속 충진, 금속 밸런싱 및 공식 승인에 대한 제한 사항을 이해해야 합니다. 다들 배우고 있어요.”
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