I chiplet aprono il vaso di Pandora – Semiwiki

I chiplet hanno semplificato un'area del design ma hanno aperto il vaso di Pandora su un altro fronte. La complessità della simulazione di ciascuno chiplet è inferiore, ma ora l'interconnessione da chiplet a chiplet è diventata complessa. Le persone stanno sperimentando diversi protocolli di interconnessione, variazioni di UCIe, modificando le impostazioni UCIe, velocità dell'interfaccia, numero di livelli fisici e così via. Ora aggiungi al mix standard legacy come AXI, nuovi protocolli come PICe6.0 e coerenza della cache.

Tutto sommato, questo crea una serie completamente nuova di esperimenti. Uno per il quale l'emulazione tradizionale e la modellazione RTL non funzioneranno. È necessario innanzitutto dedicare uno sforzo al compromesso dell'architettura, non solo alla selezione dei componenti. Ciò significa che dovrai condurre analisi del traffico, partizionamento delle applicazioni, dimensionamento del sistema e impatto dei diversi tipi di livello fisico. Inoltre, a seconda dell'applicazione, il benchmark sarà molto diverso.

La specifica UCIe è nuova e non esistono parametri di riferimento chiari. Inoltre, le specifiche UCIe forniscono solo indicazioni su latenza e potenza. Entrambi sono requisiti rigorosi. Ciò significa che uno studio dell'area di potenza e prestazione è evitabile. Poiché si dispone di una conversione protocollo-protocollo-protocollo come da PCIe 6.0 a UCIe in AXI, la configurazione di modellazione è complessa.

Una soluzione è esaminare la modellazione del sistema utilizzando VisualSim da mirabilis Progetto. Hanno recentemente lanciato un modello IP a livello di sistema UCIe e dimostreranno una serie di casi d'uso dell'interconnessione al Vertice Chiplet. Per guidare i progettisti, hanno pubblicato una guida con molti casi d'uso, risultati attesi in termini di prestazioni energetiche e opzioni di ottimizzazione. Hanno sia una presentazione cartacea che uno stand al Summit. Spero di vedervi lì!

Inoltre, ecco il collegamento per un documento che le persone possono ottenere: Modellazione delle prestazioni di un sistema informatico eterogeneo basato sull'architettura di interconnessione UCIe

Abstract:

I complessi progetti di chip odierni nei nodi all'avanguardia sono generalmente costituiti da più die (o chiplet). L’approccio consente stampi di diversi produttori o processi, nonché IP riutilizzabili. I progettisti necessitano di un modello a livello di sistema per valutare diverse implementazioni di situazioni così complesse.

Un sistema di esempio è costituito da un chiplet I/O, un chiplet core a basso consumo, un chiplet core ad alte prestazioni, un chiplet audio-video e un chiplet analogico, interconnessi utilizzando lo standard Universal Chiplet Interconnect Express (UCIe).

Il nostro team ha considerato diversi scenari e configurazioni, inclusi pacchetti avanzati e standard, vari profili di traffico e risorse e un timer per estendere la portata e valutare gli eventi in timeout. Identificare i punti di forza e di debolezza dell'interconnessione UCIe per le applicazioni di missione ci ha aiutato a ottenere la configurazione ottimale per ciascun sottosistema per soddisfare i requisiti di prestazioni, potenza e funzionalità.

Informazioni su Mirabilis Design Inc.

Mirabilis Design è una società di software della Silicon Valley che fornisce software e soluzioni di formazione per identificare ed eliminare i rischi nelle specifiche del prodotto, prevedendo con precisione le risorse umane e di tempo necessarie per sviluppare il prodotto e migliorare la comunicazione tra diversi ingegneri
squadre.

VisualSim Architect combina proprietà intellettuale, modellazione a livello di sistema, simulazione, analisi ambientale e modelli di applicazione per migliorare significativamente la costruzione del modello, la simulazione, l'analisi e la verifica RTL. L'ambiente consente ai progettisti di convergere rapidamente verso un progetto che soddisfi una serie diversificata di requisiti di tempo e potenza interdipendenti. Viene utilizzato molto presto nel processo di progettazione parallelamente (e come ausilio) alla specifica scritta e prima di un'implementazione (ad esempio, RTL, codice software o schema) del prodotto.

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• Fonte: https://semiwiki.com/ip/mirabilis-design-ip/341339-chiplets-open-pandoras-box/