Höhepunkte des TSMC-Technologiesymposiums 2021 – Verpackung

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Auf dem jüngsten TSMC-Technologiesymposium gab es mehrere Ankündigungen zu ihren fortschrittlichen Verpackungsangeboten.

Allgemeines

3D-Stoff^TM

Letztes Jahr hat TSMC seine 2.5D- und 3D-Paketangebote zu einer einzigen, umfassenden Marke zusammengeführt – 3D-Stoff.

3D Stoff

2.5D-Pakettechnologie – CoWoS

Die 2.5D-Verpackungsmöglichkeiten sind in die Familien CoWoS und InFO unterteilt.

Der „traditionelle“ Chip-on-Wafer-on-Substrat mit Silizium-Interposer für die RDL-Konnektivität (Die-to-Die Redistribution Layer) feiert sein 10-jähriges Jubiläum in der Großserienfertigung.

Die CoWoS-R-Option ersetzt den (teuren) Silizium-Interposer, der sich über die gesamte 2.5D-Chipplatzierungsfläche erstreckt, durch einen organischen Substrat-Interposer. Der Kompromiss für den CoWoS-R ist der weniger aggressive Leitungsabstand für die RDL-Verbindungen – z. B. 4 µm-Raster auf der organischen Leitung im Vergleich zum Sub-Um-Raster für CoWoS-S.

Neben den Silizium-S- und organischen -R-Interposer-Optionen umfasst die TSMC CoWoS-Familie eine neuere Ergänzung mit einer „lokalen“ Siliziumbrücke für (extrem kurze Reichweite) Verbindungen zwischen benachbarten Chipkanten. Diese Siliziumsplitter sind in ein organisches Substrat eingebettet und bieten sowohl hochdichte USR-Verbindungen (mit engem L/S-Abstand) als auch die Verbindungs- und Stromverteilungsfunktionen von (dicken) Drähten und Ebenen auf einem organischen Substrat.

Beachten Sie, dass CoWoS als „Chip-Last“-Montagefluss bezeichnet wird, bei dem der Chip am hergestellten Interposer befestigt ist.

2.5D-Pakettechnologie – InFO

InFO verwendet (einzelne oder mehrere) Chips auf einem Träger, die anschließend in einen wiederhergestellten Wafer aus Formmasse eingebettet werden. Anschließend werden die RDL-Verbindungs- und Dielektrikumsschichten auf dem Wafer hergestellt, ein „Chip-First“-Prozessablauf. Das Single-Die-InFO bietet eine Option mit hoher Bump-Anzahl, wobei sich die RDL-Drähte vom Chip-Bereich nach außen erstrecken – d. h. eine „Fan-Out“-Topologie. Wie unten dargestellt, umfassen die Optionen der Multi-Die-InFO-Technologie:

- InFO-PoP: „Paket auf Paket“
- InFO-oS: „InFO Montage auf Substrat“

Info-Optionen

3D-Verpackungstechnologie – SoIC

Die 3D-Pakete sind mit der SoIC-Plattform verbunden, die gestapelte Chips mit direktem Pad-Bonden verwendet, entweder in Face-to-Face- oder Face-to-Back-Ausrichtung – bezeichnet als SoIC-Chip-on-Wafer. Through Silicon Vias (TSVs) sorgen für Konnektivität durch einen Chip im 3D-Stack.

Die SoIC-Entwicklungs-Roadmap ist unten dargestellt – als Beispiel werden N7-auf-N7-Chip-Konfigurationen im 4. Quartal 21 qualifiziert.

SoIC-TSMC-Verpackung

Ankündigungen zu neuen Verpackungstechnologien

Auf dem diesjährigen Symposium gab es mehrere wichtige Ankündigungen.

maximale Paketgröße und RDL-Verbesserungen

Die Nachfrage nach einer größeren Anzahl von 2.5D-Chips, die in einem einzigen Gehäuse integriert sind, treibt den Bedarf an RDL-Fertigung auf einer größeren Fläche voran, sei es auf einem Interposer oder dem wiederhergestellten Wafer. TSMC hat das „Stitching“ von Verbindungen über die maximale Fadenkreuzgröße für eine Einzelbelichtung hinaus weiter ausgeweitet. Ebenso besteht Bedarf an zusätzlichen RDL-Lagen (mit aggressivem Drahtabstand).

Die Roadmap für größere Paketgrößen und RDL-Ebenen umfasst:

- CoWoS-S: 3X-Absehen (qualifiziert bis YE’2021)
- CoWoS-R: 45X-Retikel (3X im Jahr 2022), 4 RDL-Schichten auf dem organischen Substrat (W/S: 2um/2um), in der Zuverlässigkeitsqualifizierung mit einem SoC + 2 HBM2-Die-Stacks
- CoWoS-L: Testfahrzeug zur Zuverlässigkeitsbewertung bei 1.5-facher Retikelgröße, mit 4 lokalen Verbindungsbrücken zwischen 1 SoC und 4 HBM2-Die-Stacks
- InFO_oS: 5X-Absehen (51 mm x 42 mm, auf einem 110 mm x 110 mm großen Paket), 5 RDL-Schichten (W/S: 2 µm/2 µm), derzeit in der Zuverlässigkeitsbewertung

Die folgende Abbildung zeigt eine mögliche InFO_oS-Konfiguration mit einem Logikchip, der von I/O-SerDes-Chiplets umgeben ist, zur Unterstützung eines Hochgeschwindigkeits-/High-Radix-Netzwerk-Switches.

INFO OS-Verpackung tsmc

- InFO_B (unten)

Die oben gezeigte InFO_PoP-Konfiguration zeigt eine InFO-Baugruppe mit einem oben angebrachten DRAM-Modul und Durchkontaktierungen zwischen dem DRAM und den RDL-Verbindungsschichten.

TSMC ändert dieses InFO_PoP-Angebot, um die Fertigstellung der (LPDDR-DRAM-)Paketmontage bei einem externen Vertragshersteller/OSAT zu ermöglichen, eine Option mit der Bezeichnung InFO_B, wie unten gezeigt.

Infos B

Dementsprechend hat TSMC die „Open Innovation Platform“ um 3DFabric-Partner erweitert, die für die InFO_B-Endmontage qualifiziert sind. (Derzeit sind die 3DFabric-Partnerunternehmen: Amkor Technology, ASE Group, Integrated Service Technology und SK Hynix.)

- CoWoS-S „Standardarchitektur“ (STAR)

Eine gängige Designimplementierung für CoWoS-S ist die Integration eines einzelnen SoC mit mehreren High-Bandwidth Memory (HBM)-Die-Stacks. Die Datenbusbreite zwischen dem Logikchip und den HBM2E-Stacks (2. Generation) ist sehr groß – nämlich 1024 Bit.

Die Routing- und Signalintegritätsherausforderungen bei der Verbindung der HBM-Stacks mit dem SoC über die RDL sind beträchtlich. TSMC stellt Systemunternehmen mehrere Standard-CoWoS-S-Designkonfigurationen zur Verfügung, um die technische Entwicklung und die Zeitpläne für elektrische Analysen zu beschleunigen. Die folgende Abbildung zeigt einige der verschiedenen CoWoS-S-Optionen, die von 2 bis 6 HBM2E-Stacks reichen.

STAR

TSMC erwartet für 2021 eine hohe Akzeptanzrate dieser Standarddesignimplementierungen.

neue TIM-Materialien

Ein dünner Film aus thermischem Schnittstellenmaterial (TIM) wird üblicherweise in ein fortschrittliches Gehäuse integriert, um den gesamten Wärmewiderstand vom aktiven Chip zur Umgebung zu verringern. (Bei Geräten mit sehr hoher Leistung werden üblicherweise zwei TIM-Materialschichten aufgetragen – eine Innenschicht zwischen Chip und Gehäusedeckel und eine zwischen Gehäuse und Kühlkörper.)

Entsprechend der erhöhten Verlustleistung größerer Gehäusekonfigurationen verfolgt das TSMC-Forschungs- und Entwicklungsteam für fortschrittliche Verpackungen neue interne TIM-Materialoptionen, wie unten dargestellt.

TIM-Roadmap

Erweiterung der Fertigungskapazitäten für Advanced Packaging (AP).

In Erwartung einer zunehmenden Akzeptanz der vollständigen Palette von 3DFabric-Verpackungen investiert TSMC erheblich in die Erweiterung der Produktionskapazität für fortschrittliche Verpackungen (AP), wie unten dargestellt.

AP-Kartenverpackung tsmc