Die formale Verifizierung wird in Chipdesigns immer häufiger und an mehr Stellen eingesetzt, da die Anzahl möglicher Interaktionen zunimmt und diese Chips in kritischeren Anwendungen eingesetzt werden.
In der Vergangenheit viele formale Überprüfung konzentrierte sich darauf, ob ein Chip ordnungsgemäß funktionieren würde. Da Designs jedoch komplexer und heterogener werden und sich Anwendungsfälle ändern, wird die formale Verifizierung in allen Bereichen eingesetzt, von der Bewertung der Auswirkungen der Partitionierung bis hin zur Ermittlung der Quelle stiller Datenbeschädigung. Es wird sogar verwendet, um mögliche Vektoren für Cyberangriffe zu identifizieren und um zu verfolgen, wie Strom innerhalb eines Geräts geliefert und verwendet wird.
„Low-Power-Design gibt es schon sehr lange, aber es war ein Ansatz, der vor allem für mobile Chips genutzt wurde“, so Sean Safarpour, Leiter der Forschungs- und Entwicklungsgruppe in Synopsys ' EDA-Gruppe. „Jetzt ist es flächendeckend. Ebenso sehen wir, dass in Beschleunigern mehr KI/ML eingesetzt wird, und die Menge an Arbeit, die man pro Leistung leisten kann, ist ein wichtiger Faktor. Daher ist für jeden, was auch immer er tut, ein energiesparendes Design ein großes Anliegen. Was dies mit der formalen Verifizierung zu tun hat, ist, dass es bestimmte Möglichkeiten gibt, einige dieser Probleme mit der formalen Verifizierung zu lösen.“
Hier geht es nicht mehr nur darum Uhr Gating Optimierung, bei der Simulationsregressionen erneut ausgeführt werden, um sicherzustellen, dass alles korrekt ist. Heutzutage muss Energie im Zusammenhang mit anderen Komponenten in einem System und manchmal auch zwischen Systemen betrachtet werden. Ohne Formalitäten würde das wesentlich mehr Zeit in Anspruch nehmen, wenn es überhaupt möglich wäre. Es muss auch im Kontext verschiedener Anwendungsfälle und Arbeitslasten untersucht werden, bei denen die Leistung von der Lieferung bis zur Nutzung nachverfolgt werden muss.
„Wenn Sie Clock-Gating verwenden, können wir die Analyse mit und ohne Clock-Gating durchführen und Ihnen definitiv sagen, ob die Funktionalität dieselbe ist oder ob möglicherweise ein Fehler vorliegt und dabei etwas kaputt gegangen ist“, sagte Safarpour. „Auf Nutzerwunsch hin ist es mittlerweile auch möglich, die Leistungsabsicht über eine UPF-Datei zu berücksichtigen. Vor fünf oder sechs Jahren hatten wir solche Anfragen noch nicht. Jetzt sind sie so prominent, dass die Leute sagen: „Ich mache die Eigentumsüberprüfung.“ Ich habe meine Behauptungen. Aber jetzt möchte ich diese Behauptungen im Beisein meines UPF überprüfen. „Ich führe Konnektivitätsprüfungen auf SoC-Ebene durch“, was eine weitere spezifische Anwendung darstellt. Dies ist jedoch unvollständig, wenn Sie nicht den vollständigen UPF des Designs berücksichtigen. Formal ist in der Lage, auf diese sehr spezifischen Bereiche einzugehen, sodass Benutzer sagen können: „Moment mal, wir müssen nicht unsere gesamte Regressionssuite neu erstellen.“ Wir können diese spezifischen Probleme umfassend lösen.“ Das ist der wahre Wert des Formalen. Es ist von Natur aus erschöpfend. Wenn Sie also Ihren gesamten Testplan betrachten und einige dieser Aspekte berücksichtigen, sei es der geringe Stromverbrauch oder die Sicherheit, können wir auf alle diese Aspekte eingehen. Ihr Testplan enthält dafür spezielle Einzelposten. Einige davon lassen sich durch formale Verifizierung umfassend lösen, was einer der Gründe dafür ist, dass sie heutzutage immer wichtiger wird, je größer der Problemraum wird.“
Vereinfacht ausgedrückt: Abdeckungslücken, die in der Vergangenheit akzeptabel waren, als es weniger Funktionen gab und die Lebenszyklen kürzer waren, sind heute in vielen Anwendungen nicht mehr akzeptabel.
„Alle reden immer von immer größerer Komplexität, und viele Leute werden das zu Recht als Anlass nehmen, Dinge anders zu machen“, sagte Chris Giles, Leiter Produktmanagement für statische und formale Lösungen bei Siemens EDA. „Wenn wir uns den Markterfolg und den allgemeinen Entwicklungsprozess ansehen, stellen wir fest, dass die Investitionen in die Verifizierung trotz eines jahrzehntelangen Anstiegs nicht mit der zunehmenden Komplexität Schritt halten können. Obwohl uns allen bewusst ist, dass die Komplexität ständig zunimmt, ist die Art und Weise, wie wir als Branche darauf reagiert haben, nicht so effektiv, wie es sein müsste. In den letzten Jahren ist ein Wandel in den Anforderungen der Welt an Silizium zu beobachten, und hier wird die formale Verifizierung zu einer absoluten Voraussetzung. Was die Welt heute von Silizium verlangt, ist ein anderer Verifizierungsansatz. Bei unseren Forderungen geht es nicht mehr um Komplexität. Es geht um Sicherheit. Es geht um Sicherheit. Es geht um Vertrauen. Es geht um Sicherheit. Und all diese Dinge sind mit einer linearen Simulationsmethode nur sehr schwer zu beweisen.“
Dies wiederum hat zu einem explosionsartigen Anstieg der Nachfrage nach formellen Verifizierungen geführt. „Hier zeichnet sich das Formale aus“, sagte Giles. „Aufgrund ihres umfassenden Charakters kann die formale Verifizierung schlüssig beweisen, dass ein Design sicher, geschützt oder vertrauenswürdig ist. In der Branche wird viel Arbeit geleistet, um diese Eigenschaften zu zertifizieren. Daher ist es von entscheidender Bedeutung, einen Ablauf zu haben, der diese Zertifizierung generiert. Hier ist Formalität absolut unerlässlich. Wenn man sich die IP-Branche ansieht, wissen IP-Unternehmen nicht unbedingt, in welchem Endprodukt ihr geistiges Eigentum enthalten sein wird, daher müssen sie sich auf solche Fragen vorbereiten. Woher weiß ich, dass es sich um ein sicheres Design handelt? Woher weiß ich, dass es sich um ein vertrauenswürdiges Design handelt? Woher weiß ich, dass es sicher ist, Menschenleben unter seine Kontrolle zu bringen? Das sind Dinge, über die sich heute sogar IP-Teams Sorgen machen müssen.“
Pete Hardee, Produktmanagementdirektor in der System & Verification Group bei Kadenz, sagte, er habe im letzten Jahrzehnt ein phänomenales Wachstum bei der Nutzung formaler Verifizierungen erlebt. „Zweifellos hat es den Abgrund überwunden und ist weit verbreitet im Mainstream verbreitet. Für die überwiegende Mehrheit der führenden Halbleiterunternehmen ist es ein unverzichtbares Werkzeug im Verifizierungsarsenal.“
Zunehmende Komplexität, sowohl für SoCs mit erweiterten Knoten als auch für heterogene Assemblierungen in einem Paket, erfordert mehr Überprüfung. „Der Verifizierungsbedarf wächst tendenziell exponentiell mit der Komplexität des Designs“, sagte Hardee. „Die wichtigsten Auswirkungen waren zweierlei. Erstens war bei der IP-basierten hierarchischen Verifizierung das Teilen-und-Herrsche-Prinzip ein wesentlicher Faktor für den Verifizierungserfolg: Überprüfen Sie den IP-Block oder das IP-Subsystem gründlich und prüfen Sie dann die korrekte Integration, und auf der nächsthöheren Ebene ist nichts kaputt gegangen. Bei der IP-basierten Verifizierung wurde die formale Verifizierung ausgeweitet, um für viele, aber nicht alle Arten von geistigem Eigentum eine formelle Freigabe zu erreichen. Der Zustandsraum kann trotz großer Fortschritte bei der formalen Skalierbarkeit immer noch ein Problem darstellen. Beispielsweise bleiben komplexe serielle Protokolle für die formale Verifizierung eine Herausforderung – die sequentielle Tiefe ist oft zu hoch. Einige formale Techniken können auf Chipebene skaliert werden, allerdings nur in begrenzter Weise – eine vollständige formale Freigabe für große digitale SoCs bleibt zu schwierig.“
Prozessorbasierte Designs waren schon immer eine Herausforderung, aber sie sind besonders schwer zu verifizieren, wenn sie domänenspezifische Architekturen nutzen. „Es gibt eine enorme Zunahme massiv programmierbarer Designs – Multiprozessorarchitekturen, die je nach vertikaler Anwendung viele homogene oder heterogene Arrays von Prozessorkernen verwenden“, bemerkte er. „Für Anwendungsprozessoren wurde der Kampf zwischen Arm und x86 ISA nun durch RISC-V eröffnet. GPUs gibt es schon seit langem, aber viele andere Arten von mathematischen Coprozessoren und Beschleunigern sind alltäglich, insbesondere jetzt, angetrieben durch die KI/ML-Revolution. Jeder entwirft seine eigene Variante von Anwendungs- und Mathematikkernen, die für seine Leistungs-, Leistungs- und Platzanforderungen optimiert sind.“ Cadence bezeichnet dieses Phänomen als domänenspezifische Architekturen (DSA).
Bedenken hinsichtlich der Zuverlässigkeit breiten sich auch auf unkritische Geräte aus. „Jedes Design kann eine formale Verifizierungslösung haben, einschließlich arithmetisch dominierter Designs“, sagte Ashish Darbari, CEO von Axiomisieren. „Arithmetisch dominierte Designs profitieren von fortschrittlichen Lösungen der größten Anbieter formaler Verifizierungstools, die alle über Lösungen verfügen, die auf die arithmetische Verifizierung ausgerichtet sind, insbesondere auf der Gleitkommaseite. Im Großen und Ganzen ist das nicht unbedingt ein großes Arbeitsvolumen, aber es ist bedeutend und wichtig genug, dass wir nicht wegschauen.“
Dies hat die Möglichkeit eröffnet, dass Formal viel früher im Prozess eingesetzt werden kann, um konstruktionsbedingte Verzögerungen zu vermeiden, und in einem größeren Bereich der Ingenieursgemeinschaft eingesetzt werden kann. Aber es hat auch zu einem Talentmangel geführt, weil nicht jeder gut schreiben kann Behauptungen über eine Vielzahl unterschiedlicher Anwendungen hinweg.
„Jeder mit einem guten Namen in der Siliziumbranche, sei es ein GPU- oder Prozessorhersteller oder ein Fabric-Hersteller, verwendet formal“, sagte Darbari. „Alle Giganten, die Hardware bauen, nutzen formale Lösungen. Und einige von ihnen wollen so viel Formales erledigen, haben aber einfach nicht genug Talent.“
Auch die Akzeptanzraten variieren. „Einige sind mit der formalen Verifizierung sehr vertraut und vertraut, verstehen, was sie leisten kann, und stellen sie in Frage“, bemerkte Giles von Siemens. „Andere sind etwas zögerlicher, weil es sich manchmal wie ein wissenschaftliches Projekt anfühlt oder eine pädagogische Anstrengung erforderlich ist. Wenn jemand, der sich mit formalen Verfahren nicht auskennt, zuerst hört, dass eine formelle Verifizierung empfohlen wird, ist sein erster Gedanke: „Jetzt muss ich einen Doktortitel in meinem Team haben.“ Wir müssen unser Projekt in Gang bringen. Wie soll ich das jemals schaffen?‘ Und das führt zu unterschiedlichem Grad der Akzeptanz.“
In manchen Unternehmen sind formelle Kenntnisse nur noch eine von vielen erforderlichen Fähigkeiten. Das ist eine bedeutende Veränderung. In den Anfängen der formellen Verifizierung ging man davon aus, dass eine kleine Gruppe von Ingenieuren die Werkzeuge beherrschen würde.
„Wir haben erkannt, dass Designer, Verifizierungsingenieure und Ingenieure aus allen Bereichen die Technologie nutzen können“, sagte Safarpour von Synopsys. „Und es lag an den EDA-Tool-Entwicklern, es für diesen Benutzer intuitiver zu gestalten. Wir haben unterschiedliche Persönlichkeiten, unterschiedliche Hüte. Als Designer benötigen Sie möglicherweise eine etwas andere Benutzeroberfläche. Sie betrachten die Sache aus einem anderen Blickwinkel als Ihrem offiziellen schwarzen Gürtel, und der Schnickschnack, den Sie suchen, ist ganz anders. Als Tool-Entwickler haben wir auch von unseren Anwendern gelernt, wer das Beste aus den Tools herausholen kann. Auch in dieser Hinsicht wurde die Messlatte gesenkt. Wenn ich heute Anfragen bekomme oder mit Kunden spreche, gibt es genauso viele Nicht-Experten, die Verbesserungswünsche äußern oder uns Feedback zum Tool geben, als traditionelle formelle Experten.“
Emulation vs. formal vs. Simulation
Zu den weiteren Grundpfeilern eines Verifizierungsablaufs gehören Simulation und Emulation. Für bestimmte Designs ist jedoch möglicherweise nicht jedes Verifizierungstool erforderlich.
„Es gibt einige Dinge, die sich gut für die formale Verifizierung eignen, die jedoch nicht so gut für die Simulation geeignet sind, und umgekehrt“, sagte Giles von Siemens. „Ein gutes Beispiel hierfür ist die Konnektivitätsprüfung. Den Prozess zu durchlaufen, bei dem simuliert wird, dass alle Verbindungen Stück für Stück korrekt sind, ist ein ziemlich langer serieller Prozess. Wenn Sie es in einem Durchlauf vollständig durchführen können, können Sie diese Simulationszyklen für das nutzen, was die Simulation am besten kann. Es handelt sich also um ein Produktivitätsspiel. Während die Branche von einem Globalisierungsmodell zu einem Regionalisierungs- oder Nationalisierungsmodell übergeht – und wir das Ökosystem des Siliziumdesigns, der Entwicklung und der Produktion weltweit mehrfach reproduzieren müssen – wird auch klar, dass es Arbeitskräftemangel gibt fast überall auf der Welt vorhergesagt. Und das hat nichts mit Designkomplexität zu tun. Es hat mit den geopolitischen und makroökonomischen Realitäten der Welt zu tun. Das schafft überall Chancen. Und die Realität ist, dass wir, um in diesem Umfeld erfolgreich zu sein, eine höhere Produktivität unserer Mitarbeiter benötigen. Der Einsatz formaler oder effizienter Verifizierung und die Freistellung von Simulationszyklen für das, was die Simulation am besten kann, ist jetzt und in der Zukunft ein entscheidender Teil der Entwicklung. Diese beiden Dinge – der Faktor Produktivität sowie die Beantwortung der Anforderungen dessen, was die Welt heute an Silizium stellt, und in Bezug auf Sicherheit und Zusicherung, Vertrauen und Schutz – sind Gründe, warum ich eine formelle Verifizierung für absolut erforderlich halte Entwicklung."
In manchen Fällen ist mehr als ein Werkzeugtyp erforderlich. Darbari weist auf Überschneidungen aufgrund der Abdeckungsanforderungen sowie der Fähigkeiten verschiedener Tools verschiedener Anbieter hin. „Es gibt immer noch Unterschiede“, sagte er. „Debug ist das Interessanteste. Beim Debuggen kann ich in kürzester Zeit die Ursache eines Fehlers ermitteln, und es ist auch ein Bereich, in dem wir viel Zeit damit verbracht haben, die Ursache zu ermitteln.“
Es gibt auch ein Zusammenspiel zwischen formaler Verifizierung und Simulation, um Simulationszyklen zu verkürzen, wobei formale Verifizierung für das Ingenieurteam kostspieliger ist.
„Man kann nie genug simulieren, sodass die Nachfrage grenzenlos ist“, sagte Safarpour. „Jeder möchte Simulationen durchführen, aber sie haben nicht genug Rechenleistung dafür. Allerdings ergänzen sich Simulations- und formale Verifizierungstechnologien durchaus, und das sehen wir in mehreren Bereichen. Bei der Abdeckung kann man mit der Simulation sehr leicht eine Abdeckung von 80 %, 85 %, vielleicht sogar 90 % erreichen, und dann erreicht man schnell ein Plateau in der Kurve. Dann sind da noch die anderen 5 %. Je nachdem, welche Kriterien für die Freigabe gelten, gibt es noch etwa 5 % und es gibt so viel Randomisierung, dass wir diese immer noch nicht erreichen können. Diese 5 % sind zufällig der Sweet Spot für Formal, denn die Chancen stehen gut, dass es sich bei 5 % entweder um Dinge handelt, die schwer zu treffen sind, wie z. B. Eckfälle, in denen Formal gut ist, oder um toten Code, das heißt, egal wie viel Simulation, die du machst, kannst du nicht erreichen. Dies hinterlässt ein Fragezeichen, und dann müsste ein Ingenieur eingreifen, den Code überprüfen und sagen: „Ich glaube, das ist nicht erreichbar.“ Es handelt sich also um einen manuellen Eingriff. Wir machen das so, dass unsere Simulations- und formalen Tools auf derselben Datenbank basieren und sich gegenseitig unterstützen.“
Das gleiche Szenario spielt sich bei funktionalen Sicherheitsanwendungen ab. „Sie können so viel wie möglich für funktionale Sicherheit und Fehlertoleranz abdecken, dann greifen formale Maßnahmen ein. Das Gleiche gilt für die Sicherheit, und dieser Ansatz wird in verschiedenen Bereichen immer wieder angewendet. Erledigen Sie die einfachen Aufgaben mit der Simulation, erreichen Sie das Plateau und lassen Sie dann die letzte Meile offiziell zurücklegen“, erklärte Safarpour.
Domänenspezifische Architekturen bringen ihre eigenen einzigartigen Probleme mit sich. „Im Gegensatz zu nicht programmierbaren ASICs unterscheiden sich DSAs, weil man nicht vorhersagen kann, auf welche vielfältige Weise ein Programmierer den Prozessor nutzen wird“, sagte Hardee von Cadence. „Alle Eventualitäten müssen abgedeckt sein, auch das völlig Unvorhergesehene.“ Formal ist der einzige Weg. Die führenden Anbieter von Prozessortechnologien wie Arm und Intel wissen das und investieren seit langem in die formale Verifizierung. Jedes Unternehmen, das seine eigene RISC-V-Implementierung durchführt, muss dasselbe tun. Und das Wachstum bei mathematischen Coprozessoren und KI/ML-Engines treibt neuere formale Techniken wie C/C++ bis hin zur sequentiellen RTL-Äquivalenzprüfung voran.“
Formale Grenzen
Wie alle EDA-Tools weist Formal jedoch einige Einschränkungen auf. „Formal hat den Ruf, etwas zu sein, das besser auf einem Modul oder Block läuft als auf einem vollständigen SoC“, bemerkte Giles von Siemens. „Formal hat Herausforderungen, wenn es um lange, aufeinanderfolgende Probleme geht. Ein gutes Beispiel hierfür wäre, dass es schwierig ist, Multiplikations- oder Divisionsfunktionen in einer Gleitkommaeinheit formal zu verifizieren. Die beste Vorgehensweise besteht darin, das Formale tun zu lassen, was das Formale am besten kann, und die Simulation das tun zu lassen, was die Simulation am besten kann. Wenn Sie ein Gleitkomma-Design verwenden, können Sie alles überprüfen, aber die Multiplikations- und Divisionsfunktion lässt sich am besten mit Simulation realisieren, sodass Sie die Simulationsfunktionen viel effizienter nutzen und die Dinge überprüfen können, die sein müssen dort gemacht. Dann muss man keine vollständige Gleitkommaeinheit durch Simulation erstellen.“
Wie bei allen Werkzeugen wird auch hier viel daran gearbeitet, diese Einschränkungen zu überwinden, sowohl durch Abstraktionen als auch durch neue Forschung. „Im Moment trägt es zu der Botschaft bei, dass es einige Dinge gibt, die formal gut funktionieren, und andere, die die Simulation gut macht“, sagte Giles. „Ich würde nie ein Szenario sehen, in dem die formale Simulation vollständig eliminiert wird. Wie schon seit Jahren wollte ich immer mit der Simulation auf Gate-Ebene aufhören, aber das hat nie geklappt. Wir werden das auch bei der formalen und der Simulation sehen.“
Formale Verifizierungsmethoden können erschöpfend und gründlich sein, aber sollten sie eine allgemeine Anforderung sein?
Bereits vor der Übernahme durch Cadence im Jahr 2014 leistete Jasper Pionierarbeit bei der breiteren Verbreitung durch die Einführung formaler Apps – mithilfe von Modellprüfungen, häufig mit automatisch generierten Behauptungen, um häufige Verifizierungsprobleme auf leichter zugängliche Weise zu lösen, was ein viel geringeres Maß an formaler Fachkenntnis erfordert. sagte Hardee.
Darüber hinaus ist „Konnektivität ein großartiges Beispiel und eines der am einfachsten anzuwendenden Beispiele – Generieren Sie Behauptungen aus einer Konnektivitätskarte in einer Tabelle oder.“ IP-XACT bilden. Das Gleiche lässt sich mit der Simulation machen, aber es ist mühsam. Diese formale Methode lässt sich leicht auf Chipebene skalieren, da der Großteil der zugrunde liegenden Blockfunktionalität abstrahiert werden kann. In einigen Fällen können diese Apps Simulationsarbeitslasten entlasten, und der Wert liegt darin, Eckfehler zu finden, da der zufällige, vom Tool generierte Eingabereiz umfassender ist, als es Simulationsprüfstände normalerweise sind. Während diese Apps nützlich sind, um Verifizierungsingenieuren den Einstieg in die formale Arbeit zu erleichtern, und möglicherweise als „Gateway“ fungieren, sind sie in Bezug auf die Nutzung nur die Spitze des Eisbergs. Derzeit stellen wir fest, dass der Großteil des Eisbergs, einschließlich des Großteils der Regressionsnutzung der formalen Verifizierung, in der Verifizierung der prozessorbasierten DSA-Designs mit formaler Eigenschaftsverifizierung und sequentieller Äquivalenzprüfung, sowohl RTL-zu-RTL als auch C/, liegt. C++ zu RTL“, fügte er hinzu. „Obwohl ich die formale Verifizierung generell als Anforderung festlegen möchte, gibt es immer noch Beispiele, bei denen dies notwendig ist, und andere Beispiele, bei denen die Simulation immer noch bessere Arbeit leistet. Aber wir sehen, dass die Designtypen, bei denen eine formale Verifizierung erforderlich ist, viel schneller zunehmen.“
Was die weitere Entwicklung betrifft, so scheint das EDA-Ökosystem kurz davor zu stehen, herauszufinden, wie die formale Verifizierung über traditionelle Anwendungen hinaus genutzt werden kann.
„Es gibt eine Reihe von Anwendungen, die bei jedem Anbieter, der gebündelte formelle Anwendungen für bestimmte Endanwendungen verkauft, ziemlich üblich sind“, schloss Giles. „Zu den Herausforderungen und Chancen sowohl aus technischer als auch aus geschäftlicher Sicht gehört die Verwendung formaler Methoden zur Durchführung der Überprüfung, die bisher nicht möglich waren, beispielsweise die Erkennung von Trojanern in Hardware. Besonders in dieser Welt der Open-Source-Hardware ist es sehr schön, beweisen zu können, dass in diesem Design nichts ist, was nicht auch in diesem Design sein sollte. Dabei handelt es sich normalerweise nicht um ein Verifizierungsproblem, das durch Simulation gelöst werden kann, denn bei der Simulation wird im Allgemeinen davon ausgegangen, dass Sie wissen, wonach Sie suchen, und Sie versuchen lediglich sicherzustellen, dass dies der Fall ist. Mit der Trojaner-Erkennung suchen Sie jetzt nach Dingen, die praktisch außerhalb des bekannten Statusraums liegen. Das ist etwas, das enorm vielversprechend ist.“
Weiterführende Literatur
RISC-V-Mikroarchitekturverifizierung
Bei der Überprüfung eines Prozessors geht es um viel mehr als nur darum, sicherzustellen, dass die Anweisungen funktionieren. Die Branche baut jedoch auf einer begrenzten Wissensbasis und wenigen speziellen Tools auf.
Neue Konzepte für die Sicherheitsüberprüfung erforderlich
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- Quelle: https://semiengineering.com/formal-verifications-usefulness-widens/
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