Durch das Koppeln von RISC-V-Kernen mit NoCs werden SoC-Protokolle miteinander verbunden – Semiwiki

Neuauflage von Plato

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Designer haben viele Möglichkeiten, RISC-V-Lösungen zu differenzieren. Ein Pfad führt zu verschiedenen RISC-V-Kernanpassungen und -Erweiterungen gemäß der Spezifikation. Ein anderer Schwerpunkt liegt auf der Auswahl und Zusammenstellung von IP-Blöcken in einem vollständigen System-on-Chip (SoC)-Design um einen oder mehrere RISC-V-Kerne. Ein dritter Ansatz zeichnet sich ab: die Verbindung von RISC-V-Kernen und anderen IP-Blöcken mit einem Network-on-Chip (NoC) anstelle einer einfachen Busstruktur. Und das nicht nur im High-End-Bereich – die Kombination von RISC-V-Kernen mit NoCs löst viele SoC-Designherausforderungen, bei denen Daten in jeder Arbeitslast unter Verwendung eines beliebigen On-Chip-Protokolls effizient fließen müssen.

Leistungsstufen ändern sich mit fortschrittlichen Verbindungsschemata

Das bloße Zählen von Gates, Kernen und Peripherieblöcken beschreibt nicht mehr das Leistungspotenzial eines SoC-Designs. Laut Semico Research definieren Verbindungsschemata nun die Grenzen zwischen SoC-Leistungsstufen, und es wurde eine neue Stufe eröffnet, in der Verbindungen von einfachen Busstrukturen zu anspruchsvolleren Schemata wechseln.

Die aktualisierte Definition von Semico erkennt drei Kräfte am Werk: die Verbreitung von Multicore-Designs, eine höhere Messlatte für das, was als komplexes Design gilt, und die daraus resultierende Verwischung der Grenze zwischen „Mikrocontroller“ und „SoC“. Nach Semicos neuester Ansicht verschwindet der Begriff der Gate-Zählung als Metrik, da ein moderner Prozessorkern viele Gates mit sich ziehen kann. Die Komplexität wird zu einer Funktion von Verbindungen, die je nach Subsystemen und verschiedenen IP-Blöcken variieren.

Semico-Leistungsstufen

SoC-Leistungsstufen, Bild mit freundlicher Genehmigung von Semico Research Corp.

Wo ein einfacher Bus ausreicht, wahrscheinlich ein Teil mit einem einzelnen Prozessorkern und Peripheriegeräten mit niedrigem Arbeitszyklus, die nicht ständig um den Bus konkurrieren, sieht Semico eine Standard-Controller-Ebene. Alles, was darüber hinausgeht, wird zu einem SoC, wobei vermutlich zumindest einige Peripheriegeräte um On-Chip-Bandbreite und die Aufmerksamkeit der Prozessorkerne kämpfen. Höhere SoC-Stufen verfügen über mehrere Kerne und mehrere IP-Subsysteme, jedes mit abgestimmter Verbindungstechnologie.

NoCs übernehmen mehr Protokolle und Subsysteme

RISC-V ist in diesen Leistungsstufen schnell aufgestiegen, da leistungsstärkere Kerne auf den Markt kamen, wobei die Anwendbarkeit am unteren Ende der Semico-Skala nicht geringer ist. Allerdings haben RISC-V-Entwickler möglicherweise weniger Erfahrung mit komplexen Verbindungsschemata, die in den höheren Ebenen zu finden sind. „TileLink mag der erste Gedanke für RISC-V-Verbindungen sein, aber es kann schwierig sein, es in komplexeren Szenarien zu verwenden“, sagt Frank Schirrmeister, VP of Solutions and Business Development bei Arteris.

Die Superleistung eines NoC liegt in seiner Fähigkeit, Subsysteme mithilfe verschiedener Protokolle zu verbinden, und SoC-Designer werden wahrscheinlich selbst bei mäßiger Komplexität auf mehrere Protokolle stoßen. AXI hat die Wettbewerbsbedingungen für einfache IP-Blockverbindungen geebnet. Multicore-Lösungen mit Co-Processing-Blöcken erfordern Cache-Kohärenz, was zum CHI-Protokoll führt. Die gemeinsame Nutzung des I/O-Speichers trug zur Entwicklung der schnelleren CXL-Verbindung bei. „Wenn es an der Zeit ist, Rechenleistung und Transport mit verschiedenen Subsystemen und Protokollen gemeinsam zu optimieren, ist ein NoC die bessere Lösung“, fährt Schirrmeister fort.

Wie kann die Paarung von RISC-V-Kernen mit NoCs aussehen? Arteris-Kunde Tenstorrent gibt einen Einblick in die Möglichkeiten. Ihr jüngster Schwerpunkt liegt auf der Entwicklung eines wiederverwendbaren Chiplets, das RISC-V-Kerne, IP zur Beschleunigung maschinellen Lernens und Standardperipheriegeräte kombiniert, die in vielen Edge-KI-Anwendungen zu finden sind. Im Maßstab könnte eine Single-Die-Implementierung wie im folgenden Diagramm aussehen und die Cache-kohärente Verbindung Arteris Ncore und mehrere Segmente der nicht-kohärenten Verbindung Arteris FlexNoC verwenden.

RISC V-Chiplet mit NoC

Bild mit freundlicher Genehmigung von Arteris

Ein Smart Memory Controller (SMC) bietet eine leistungsstarke Speicherverbindung auf Serverniveau in speicherintensiven Anwendungen. Der unbenannte „Chiplet-Link“ könnte UCIe sein, eine relativ neue Spezifikation, die für eine engere Chiplet-Integration optimiert ist. Wenn neue Subsystemverbindungen entstehen, ist die Anpassung eines Abschnitts des NoC einfacher zu bewältigen, als die gesamte Chip-weite Struktur aufzureißen.

Die Kombination von RISC-V-Kernen mit NoCs senkt das Risiko und die Markteinführungszeit

Wenn dieses Diagramm komplex aussieht und zugegebenermaßen die meisten RISC-V-Anwendungen derzeit vielleicht nicht so komplex sind, bedenken Sie Folgendes: Chiplets treiben die Integration bereits viel weiter voran. Der heutige fortschrittliche RISC-V-Multicore-Teil wird im nächsten Jahr der Value-SoC sein, wenn die Innovation an Fahrt gewinnt.

Die Entwicklungstools Arteris Ncore und Arteris FlexNoC geben RTL zur Implementierung aus und bieten mehrere Vorteile. Die physikalische NoC-Schätzung ist in einem EDA-Workflow unkompliziert. Auch NoC-Parameteranpassungen, wie etwa die Anzahl der Pipeline-Stufen, sind in EDA-Tools nur ein paar Klicks entfernt. Die oben erwähnten Modifikationen zum Hinzufügen eines Subsystemprotokolls können ebenfalls problemlos durchgeführt werden. „Im High-End-Bereich erhalten Anwender sofortigen Zugriff auf unsere NoC-Expertise“, sagt Schirrmeister. „Am unteren Ende sind unsere Tools einfach zu verwenden, um im ersten Durchgang erfolgreich zu sein und einen Wachstumspfad für ehrgeizigere zukünftige Projekte mit komplexen Verbindungen bereitzustellen.“

Die Kombination von RISC-V-Kernen mit NoCs verringert das Risiko, dass ein weiterer IP-Block in ein Design eindringt und eine Welle von Neugestaltungen der Verbindungen auf dem gesamten Chip auslöst. Außerdem verkürzt sich die Markteinführungszeit für komplexe SoC-Designs im Vergleich zu Do-it-yourself-Verbindungsstrukturen. Die anderen Vorteile von NoCs, wie etwa Bandbreiten- und Energieverwaltung, haben wir hier nicht besprochen, aber die Argumente für NoCs in RISC-V-Designs sprechen schon allein angesichts eines vielfältigen Protokollmixes.

Besuchen Sie die Arteris-Website Weitere Informationen zu NoCs finden Sie hier und andere Produkte.

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