Werkzeuge, Methoden und Abläufe, die seit den Anfängen des Halbleiterdesigns vorhanden sind, versagen, aber dieses Mal gibt es keinen großen Pool an Forschern, die potenzielle Lösungen entwickeln. Die Branche muss diese Ideen allein formulieren, und dafür ist eine intensive Zusammenarbeit zwischen EDA-Unternehmen, Fabriken und Designern erforderlich, was in der Vergangenheit nicht ihre Stärke war.
Es ist schwierig, etwas zu optimieren, wenn man es nicht analysieren kann, und die Analyse wird immer schwieriger, da viele der Probleme bei großen Halbleiterprodukten entweder multiphysikalisch sind oder eine Kombination aus Hardware und Software, System und Platine darstellen , IC-Gehäuse, Interposer, Chip und IP-Block. In der Vergangenheit wurde mit Problemen nach dem Prinzip „Teile und herrsche“ umgegangen. Manchmal geschieht dies hierarchisch, etwa durch die vollständige Überprüfung eines Blocks vor seiner Integration, oder manchmal durch die Isolierung eines Problems, etwa beim Überschreiten einer Taktdomäne.
Allerdings stoßen einige Probleme zunehmend auf derartige Ansätze, und die Branche muss noch eine einfache Lösung finden. Probleme wie Sicherheit sind beispielsweise Probleme auf Systemebene. Das Gleiche gilt für viele Leistungs- oder Stromversorgungsprobleme. Sogar Probleme wie Stromversorgung und Signalintegrität müssen sich mit einer Hierarchie befassen, die vom IP bis zum System reicht und über eine komplexe Verbindung vieler Schichten erfolgt, von denen jede traditionell auf unterschiedliche Tools zugeschnitten ist.
Dies führt zu einer Reihe neuer Modellierungsprobleme und erfordert, dass einige vorhandene Tools eine viel größere Rolle übernehmen als in der Vergangenheit. Alternativ muss sich die Industrie ernsthaft damit befassen, den Designs Beschränkungen aufzuerlegen, damit eine Analyse möglich ist. Während diese Branche beginnt, die Probleme zu erkennen, geht sie sie heute nur bruchstückhaft an. Bisher hat niemand eine allgemeine Lösung vorgeschlagen, die auch in die Zukunft reicht.
Es ist ein Zahlenspiel. „Wenn man das gesamte System berücksichtigt, explodiert die Zahl der Ecken“, sagt Shekhar Kapoor, Senior Director of Marketing bei Synopsys. „Heute gehen die Ansätze immer noch auf die hierarchische Vorgehensweise nach dem Prinzip „Teile und herrsche“ zurück und suchen nach Möglichkeiten, die Anzahl der Szenarien zu reduzieren, mit denen man sich befassen muss. Ohne diese wäre der Rechenaufwand enorm. Und bis Sie die Systeme abzeichnen können, wird der Weg viel, viel länger sein.“
Hierarchische Ansätze sind für manche Dinge immer noch nützlich. „Das Prinzip der Abstraktion wird dort eingesetzt, wo die grundlegende Komplexität der Analyse zu komplex ist“, sagt Prakash Narain, Präsident und CEO von Real Intent. „In der Simulation verwenden wir es im Hinblick auf Busfunktionsmodelle und statische Timing-Analysen. Wir verwenden es, indem wir Timing-Modelle auf I/O-Ebene, Taktdomänenkreuzungen, statische Abmeldetechniken für Taktdomänenkreuzungen und Reset-Domänenkreuzungen erstellen. Dies sind alles Orte, an denen wir hierarchische Techniken erfolgreich einsetzen.“
Die Reduzierung von Ecken erfordert oft Designentscheidungen. „Warum nicht Domänenüberschneidungen vermeiden“, sagt Kapoor von Synopsys. „Halten Sie das Design einfach asynchron, sodass jedes einzelne Teil für sich zeitlich abgestimmt ist. Auf diese Weise können Sie die Anzahl der Ecken für dieses bestimmte Stück verwalten. Dann können Sie darüber hinaus Eckenreduzierungstechniken anwenden. Bei hierarchischen Ansätzen für die Timing-Analyse messen wir jeden Teil einzeln und dann beide zusammen mit den Einschränkungen und führen die Eckverschmelzung durch.“
Was ist mit überall zunehmenden Wegen gemeint? „Viele Leute möchten Analysen von Multi-Die-Systemen durchführen“, sagt Mick Posner, Senior Director für HPC IP bei Synopsys. „Früher konzentrierten sich Signal- und Leistungsintegritätslösungen auf den Chip über das Gehäuse bis hin zur Leiterplatte. Jetzt ist es zum Chip, zum Interposer, zum Gehäuse, zur Leiterplatte geworden. Dies gilt insbesondere für Hochleistungsschnittstellen wie 112G und Speicherschnittstellen, bei denen der Einfluss dieses Interposers oder der Routing-Schicht stark im Vordergrund steht. Wir müssen herausfinden, wie wir diese Informationen mit der IP verpacken, was manchmal unmöglich ist, weil wir nicht wissen, wie diese IP verwendet wird. Wir können einen Referenzablauf bereitstellen, der ihnen zeigt, wie sie diese Analyse durchführen.“
Das Problem besteht darin, dass es schwierig ist, einige der notwendigen Abstraktionen durchzuführen. „Abstraktionsanforderungen sind sehr anwendungsspezifisch“, sagt Narain von Real Intent. „Sie hängen von der Technologie ab und unterscheiden sich von Produkt zu Produkt, selbst für die jeweilige Anwendung. Sie hängen von der Technologie ab, die jedes Produkt zur Implementierung der Funktionalität verwendet. Dann müssen Sie den Grad der Genauigkeit berücksichtigen, den Sie anstreben. Es wird sehr anwendungs- und technologiespezifisch sein, und die Standards werden erst später folgen, weil das ein sehr schwieriger Prozess ist.“
Posner liefert ein konkretes Beispiel. „Für HBM3 haben wir ein Referenzdesign zusammengestellt. Es handelt sich um ein Referenzdesign unseres eigenen Testchips. Wir haben einen PHY entwickelt, aber wenn wir einen Testchip machen, müssen wir auch einen Interposer entwickeln, der eine Verbindung zum HBM-Stack herstellt. Wir müssen alles auf ähnliche Weise tun, wie es ein Kunde tun müsste. Dann können sie diesen Fluss nutzen. Aber das war natürlich unser Testchip. Sie können den Fluss wiederverwenden, aber die tatsächlichen Daten hängen davon ab, wie sie diesen Interposer auslegen.“
Das Modellierungsproblem
Der Grund für diese Schwierigkeiten ist der Mangel an Modellen und den Mitteln zur Generierung dieser Modelle. Modelle sind Kompromisse zwischen Wiedergabetreue, Genauigkeit und Leistung. Modelle mit hoher Genauigkeit weisen in der Regel eine gute Wiedergabetreue auf, werden aber langsamer ausgeführt, wohingegen Modelle, die schneller ausgeführt werden, entweder in Bezug auf Genauigkeit, Wiedergabetreue oder beides etwas einbüßen. Bei den erforderlichen Modellen handelt es sich sowohl um funktionale als auch um nichtfunktionale Modelle.
Wir beschäftigen uns schon seit einiger Zeit mit dem Problem im funktionalen Bereich, aber es bedarf noch weiterer Arbeit. „Zur Funktionsüberprüfung erstellen wir einige Modelle“, sagt Neil Hand, Strategiedirektor für Design-Überprüfungstechnologie bei Siemens EDA. „Wir haben zyklusgenaue, befehlssatzgenaue und so weiter. Aber Sie möchten eine Möglichkeit haben, problemlos zwischen ihnen zu wechseln. Mit der Hybridmodellierung haben Sie die Möglichkeit, schnell und dann laufgenau zu arbeiten. Sie müssen in der Lage sein, das Modell im Handumdrehen zu wechseln. Beispielsweise könnte jemand das Betriebssystem auf einem weniger genauen, laufschnellen Modell starten und dann den Entwurfszustand auf ein laufgenaues Modell umstellen. Jetzt sind sie in der Lage, von diesem Punkt aus mit viel mehr Granularität und viel mehr Genauigkeit im Modell selbst voranzuschreiten. Wir müssen noch bessere Fähigkeiten entwickeln, um bei Bedarf zwischen den Wiedergabetreuen wechseln zu können.“
Heutzutage wird eine ähnliche Methodik für die Verifizierung auf Blockebene und Integration verwendet. „Wenn Sie einen Arm-Kern kaufen, überprüfen Sie nicht die Funktionalität des Arm-Kerns“, sagt Simon Davidmann, Gründer und CEO von Imperas-Software. „Sie überprüfen die Integration. Hier kommen Unternehmen wie Breker ins Spiel. Sie haben diese Blockaden, aber wie überprüfen Sie, ob sie alle gut miteinander reden? Sie tun dies nicht auf die gleiche Weise, wie Sie einen Block mit UVM oder Verilog verifizieren würden, was Sie für die Verifizierung auf Blockebene verwenden. Die Hierarchie bei der Verifizierung besteht darin, alle Ihre Blöcke zum Laufen zu bringen, sie einzeln zu testen, sie dann zusammenzuführen und sich um Integrationstests zu kümmern. Aber sie erfordern unterschiedliche Methoden.“
Das Problem bestand schon immer darin, dass die Erstellung dieser Modelle Zeit und Mühe erfordert und jedes Modell überprüft werden muss, um Konsistenz sicherzustellen. „Für die Architektur benötigt man auch nichtfunktionale Eigenschaften, wie zum Beispiel Timing-Details“, sagt Tim Kogel, Chefingenieur für virtuelles Prototyping bei Synopsys. „Damit ist ein deutlich höherer Aufwand beim Aufbau der Modelle verbunden. Während die Branche die höheren Abstraktionsebenen etabliert hat, war sie bei der Entwicklung von Werkzeugen zum Aufbau dieser nichtfunktionalen Leistungsmodelle nicht so erfolgreich. Software betrachtet die Verarbeitungselemente beispielsweise als abstraktere Ressourceneinheiten, und dann verfügen Sie möglicherweise über detailliertere Modelle des Verbindungs- und Speichersubsystems oder des Netzwerks zwischen den verschiedenen Chips. Arteris und Arm stellen diese für kohärente Netzwerke, für verschiedene Arten von Verbindungs-IP und auch für die Speichercontroller bereit, die die Schlüsselelemente der Integration sind.“
Es sind weitere Tools zur Modellgenerierung erforderlich. „Wenn Sie ein Design anhand bestimmter Muster analysieren, haben Sie die Möglichkeit, ein abstraktes Modell zu erstellen“, sagt Malik Vasirikala, Direktor und Produktspezialist für Ansys. „Wenn ich zum Beispiel das Innere eines Chips analysiere, weiß ich auch, wie er sich aus Schnittstellensicht verhält. Ich kann ein Modell erstellen, als ob ich diesen gesamten Teil von der Peripherie oder an der Grenze des Chips zur Außenwelt sehe. Wenn ich dann einen anderen daran angeschlossenen Chip analysiere, benötige ich die internen Details des Chips nicht. Ich füge einfach dieses Verhaltensmodell in diese Analyse ein und schon bin ich fertig.“
Aber es gibt Lücken. „Was fehlt, ist eine bessere Integration und ein besserer Datenaustausch zwischen den physischen Welten und den virtuellen Welten“, sagt Kogel von Synopsys. „Wir benötigen ein Architekturmodell, das auf erlernten Grundrissinformationen und erlernten Geometrien basiert und Ihnen bei der Migration auf die Ebene des virtuellen Prototyps hilft, die Leistung, Leistung und Wärme auf der Grundlage der realen Anwendungsaktivität zu validieren.“
Wann bist du fertig?
Die Fertigstellung ist eines der Probleme bei jeder Analyseaufgabe. Haben Sie die wichtigen Fälle abgedeckt? Es gibt Abdeckungsmetriken für die Funktionsüberprüfung auf Blockebene, aber dies ist ein weiteres Modell, das auf höhere Abstraktionsebenen und in nichtfunktionale Domänen migriert werden muss. „Wenn Sie einen Teil Ihrer Verifizierung im RTL-Bereich und einen Teil im virtuellen Prototyp durchführen, wie führen Sie dann diese Berichterstattungselemente zusammen?“ fragt Siemens‘ Hand. „Heute geschieht dies durch funktionale Berichterstattung, aber es besteht die Möglichkeit – insbesondere wenn man sich die Reizerzeugung ansieht, wenn man KI auf der Berichterstattungsseite einsetzt –, damit zu beginnen, Informationen aus verschiedenen Arten der Berichterstattung abzuleiten.“
Die Softwarewelt war in dieser Hinsicht sehr lax. „Ich glaube nicht, dass es einen Standardansatz oder eine Standardmethodik für die Berichterstattung gibt“, sagt Davidmann von Imperas. „Meines Wissens gibt es keine Automatisierung rund um die Software, die Abdeckungspunkten und Abdeckungsgruppen in HDL entspricht. Es gibt Protokollprüfer zur Verifizierung und Analyse. Und Sie können Statistiken erstellen, in denen Sie die Funktionen oder die Zugriffe auf Variablen beobachten können. Da es an Standardisierung mangelt, stellen wir die notwendigen Werkzeuge zur Verfügung, der Benutzer müsste sie jedoch selbst erstellen.“
Sobald Sie eine Vorstellung von der Abdeckung haben, können Sie über die Optimierung der Verifizierung nachdenken. „Ob es sich um einen tragbaren Anreiz in seiner aktuellen Form handelt oder um etwas, das auf diesen Vorstellungen aufbaut, wir brauchen die Szenariogenerierung auf Systemebene“, sagt Hand. „Können wir das angehen und eine Stufe höher gehen und mit den virtuellen Prototypen und der Systemmodellierung fortfahren und Szenarien über robuste Systeme hinweg generieren? Es wird immer wichtiger, da die Systeme immer stärker integriert werden.“
Andere stimmen zu. „Sie möchten diese Kontinuität zwischen IP-Ebene, SoC-Ebene und späterer In-Silicon-Verifizierung haben“, sagt Kogel. „Portable Anreize sind ein Ansatz, um dies zu erreichen. Sie können dann auch einen abstrahierten Testfall, wie ein Programm auf einem eingebetteten Kern, dann im virtuellen Prototyp ausführen. Im weitesten Sinne ist dies die Verifizierung des architektonischen Konzepts. Später führen Sie RTL mit Software auf einem Emulator, einem FPGA-Prototyp, aus, und dieser kann zur Validierung der Leistung verwendet werden, weil es eher so lautet: „Was Sie sehen, ist, was Sie bekommen.“ Es handelt sich nicht um ein virtuelles Modell auf hoher Ebene. ”
Abb. 1: Mehrere Modellebenen und Verifizierungsziele. Quelle: Synopsys
Eine andere Möglichkeit, die Integrationsüberprüfung anzugehen, ist die funktionale Compliance. „In Arm gibt es einen Versuch namens ‚System Ready‘, um zu definieren, was es bedeutet, konform zu sein und ein Betriebssystem starten zu können“, sagt Nick Heaton, angesehener Ingenieur und SoC-Verifizierungsarchitekt bei Kadenz. „Wenn Ihre Implementierung erfolgreich ist, müssen Sie die Betriebssystemversionen von Red Hat oder was auch immer nicht ändern. Sie werden einfach darauf booten. Dabei handelt es sich um einen Vertrag zwischen Software und Hardware. Portable Stimulus versucht dies auf eine allgemeinere Art und Weise zu erreichen, und wir nennen es VIP, weil es sich um eine Art sofort einsatzbereiten Inhalt handelt, den wir beispielsweise auf einer Kohärenzebene bereitstellen. Wir testen alle Variationen der Kohärenz und können diese im Grunde auf jede Plattform übertragen, egal ob es sich um Arm oder RISC-V oder was auch immer handelt.“
Das Debug-Problem
Es ist eine Sache, ein Modell ausführen zu können, aber es ist eine ganz andere Komplexität, ein Problem in einem Modell oder in der Art und Weise, wie das Modell verwendet wird, zu finden und zu beheben. „Wenn Sie Software auf Hardware oder einem FPGA debuggen, erhalten Sie eine GDB, die eine Verbindung dazu herstellt, und Sie können den Befehlsstrom eines Prozessors in einem einzigen Schritt ausführen“, sagt Davidmann. „Aber das Problem tritt auf, wenn sie 10 oder mehr Prozessoren haben, und sie müssen wissen, wann ‚dieses‘ an ‚das‘ schreibt, wie sieht das aus? Analyse und Fehlerbehebung müssen ganzheitlich erfolgen, damit Sie alles sehen können. Dies muss die Software-Stacks einbeziehen, damit man sich das Verhalten der Plattform ansehen kann.“
Dabei handelt es sich um andere Anforderungen als nur um das Debuggen von Hardware. „Während wir mit dem Testen der Hardware-/Software-Integration beginnen, sehen wir zunehmend mehr Software-Debugging-Funktionen, die in die Debugging-Umgebung für virtuelle Prototypen integriert sind“, sagt Hand. „Während wir damit beginnen, es Systemdesignern zur Verfügung zu stellen, besteht für uns die Möglichkeit, uns die Nutzungsmodelle anzusehen und an welchen Designumgebungen diese Teams arbeiten möchten? Wie können wir das integrieren? Sie möchten, dass Systemdesigner mit den virtuellen Prototypen auf eine für sie sinnvolle Weise interagieren. Es geht darum, die Endnutzer zu identifizieren und ihnen die Nutzungsmodelle zuzuordnen. Es ist ein Bereich, in dem wir viel tun können und viel tun sollten.“
Die Tools und Methoden müssen den Anforderungen auf jeder Ebene entsprechen. „Die Leute, die die Integrationsüberprüfung durchführen, sind nicht die Leute, die jeden einzelnen Block kennen“, sagt Heaton von Cadence. „Die Zeit zum Debuggen oder die Bearbeitungszeit wird immer wichtiger. Die Anzahl der Debug-Zyklen, die Sie pro Tag ausführen können, ist äußerst problematisch. Wenn die Tools Sie zum Ort der ersten Bestellung verweisen können, kann das stundenlanges Debuggen ersparen. Wir stehen am Anfang dieser Reise. Der Lernprozess ist im Gange und die Art und Weise, wie wir diese Tools nutzen, wird noch besser werden.“
KI kann helfen. „Trotz der Tatsache, dass Menschen über das beste neuronale Netzwerk verfügen, ist unser I/O immer noch mehr oder weniger seriell“, sagt Matt Graham, Produktentwicklungsgruppenleiter bei Cadence. „Vielleicht kommen wir mit zwei oder drei parallelen Gleisen zurecht, aber mehr sicher nicht. Maschinen können all diese Dinge parallel berücksichtigen. Sie könnten einen einfachen Algorithmus oder eine einfache Reihe von KI verwenden, um etwas über dieses massiv parallele, hochintegrierte Ding hinweg zu tun. Aber das ist etwas anderes als das, was wir selbst tun können. Vielleicht sind es Dinge wie das letzte Mal, als wir eine Überarbeitung hatten oder was sich geändert hat, oder die Feststellung, wo sich das Verhalten unterscheidet, oder welche Parameter in einer IP geändert wurden.“
Zusammenfassung
Die Systemkomplexität überfordert viele der heute vorhandenen Tools und Methoden. Die in der Vergangenheit verwendeten Techniken sind zwar immer noch wertvoll, reichen aber nicht aus. Die Branche sieht viele dieser Probleme im Bereich der Funktionsverifizierung, aber das ist nur die Spitze des Eisbergs. Angesichts der geringen Fortschritte, die in dem am besten verstandenen Bereich erzielt wurden, dürften die Fortschritte in vielen anderen Bereichen – insbesondere in denen, die durch fortschrittliche Verpackung vorangetrieben werden – wahrscheinlich nicht schnell sein.
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