使用 UCIe IP 从已知良好的裸片到已知良好的系统

多芯片系统由多个专用功能芯片（或小芯片）组成，这些芯片组装在同一封装中以创建完整的系统。多芯片系统最近成为克服摩尔定律放缓的解决方案，它提供了一种以可高良率制造的方式扩展封装芯片功能的途径。

此外，多芯片系统使产品 SKU 在性能扩展方面具有灵活性，以满足不同细分市场的需求，通过在同一产品中混合和匹配各种工艺节点来优化每个功能的工艺节点，加快上市时间并降低风险。

为了实现更高的芯片到芯片布线密度并支持芯片之间更高的带宽流量，封装技术已发展为基于硅中介层（带有 TSV）或硅桥以及最近的重新分布层 (RDL) 来创建新的高级封装、扇出和高清基板。

多芯片系统成功的一个关键方面是能够确保系统在制造和组装的不同阶段的可测试性，以及确保现场可靠运行。通过使用额外的组装步骤以及更复杂的凸块和封装技术，多芯片系统需要超出单片设计最先进的测试和可靠性程序。

应预先测试裸芯片和封装本身，以确保在将它们组装到封装中之前检测到所有有缺陷的芯片或封装。如果仅在组装后才检测到有缺陷的模具，则必须报废整个多模具系统，从而严重影响成本。测试裸芯片的过程称为已知良好芯片 (KGD) 测试。

组装过程本身随所选封装技术的不同而变化。例如，芯片优先技术（首先放置芯片并在其上构建互连）不允许进行“已知良好封装”测试，如果互连出现故障，可能会导致好的芯片报废。另一方面，在后芯片技术中，互连是单独构建的，芯片组装在其顶部，可以在组装之前对封装进行预测试，从而降低了好芯片报废的可能性。

多裸片系统可测试性解决方案可以分为几个方面：

1. 测试芯片内各个块的覆盖范围
2. 单个芯片（裸芯片）的测试覆盖率
3. 组装系统的测试（芯片到芯片覆盖）
4. 在裸模中接触测试织物
5. 组装后对测试织物的分层访问

本文介绍了利用 UCIe IP 确保多芯片系统可靠性的全面可测试性解决方案的优势。

UCIe 接口的 DFT

UCIe 接口的高测试覆盖率解决方案是通过在 UCIe IP 中实施广泛的可测试性功能来实现的，以便在裸芯片测试阶段排除有缺陷的芯片。一些功能包括：

1. 扫描链覆盖所有合成数字电路
2. 专用模块特定 BIST 功能
3. 环回内置自测试 (BI​​ST) 功能涵盖直至 IO 引脚的完整信号链
4. 可编程伪随机二进制序列 (PRBS) 和用户定义的测试模式生成器和检查器
5. 错误注入以消除错误通过

此外，封装组装后将覆盖范围扩展到芯片到芯片链路的功能有助于实现高水平的测试覆盖范围，包括：

1. 远端（芯片到芯片）BIST 环回功能
2. 芯片到芯片链接 BIST
3. 用于分析边缘的 2D 眼部裕度
4. 每通道测试和修复功能

UCIe 测试和修复

先进的封装可通过细间距微凸块实现高密度布线，并在硅或 RDL 中介层上进行布线。在组装过程中，一些微凸块连接可能无法很好地形成并且可能会损坏。 UCIe 能够在组装后测试和修复这些连接，以恢复潜在的良率损失。

UCIe 测试和修复在生产测试和链路初始化期间执行。在测试阶段，以低速检查每个单独的链路是否存在缺陷。通过将数据重新路由到 UCIe 标准预定义的备用链路来修复有缺陷的链路。

针对高级封装的 UCIe 配置包括每个方向最多 8 个备用引脚（TX 和 RX），以实现所有功能链路的修复：

1. 2个备用引脚用于数据引脚修复，每组32个数据引脚XNUMX个引脚
2. 一根备用销钉，用于钟表和轨道销修理
3. 三个备用引脚，分别用于有效引脚、边带数据引脚和时钟数据引脚修复

当芯片间链路上没有有效流量时，将执行测试和修复。修复完成并初始化链路后，假设链路状态良好，流量可以顺利通过。生成的 PHY 配置（称为 PHY 修复签名）存储在链路两端的内部寄存器中。

由于老化或其他原因，操作期间微凸块特性的退化可能会影响链路性能。这可以在协议级别通过误码率 (BER) 的增加或者最糟糕的数据丢失来检测。在这种情况下，预计链路将中断并执行新的测试和修复步骤。

然而，一些应用对芯片间链路上的流量连续性有严格的要求——它们不能容忍运行期间的流量中断。对于这些情况，可测试性解决方案将信号完整性监视器 (SIM) 添加到每个 UCIe 接收器引脚。

图 1：使用内置备用链接进行链接修复。

信号完整性监视器

SIM 监视器是嵌入在接收器上的小块。在正常操作期间，它们不断感测接收器引脚上的信号，以识别信号特征的变化，这些变化可能会影响链路性能或表明链路不再健康并且可能在不久的将来中断。

各个传感器收集的数据被收集在接口外部的监控、测试和维修 (MTR) 控制器中，以进行进一步处理。聚合来自多个 UCIe 链路的数据可以即时洞察多芯片系统的运行状况，并实现链路的预测性维护。

如果通过此过程预测特定链路存在故障风险，则可以利用 UCIe PHY 修复机制将其禁用并将数据重新路由到其中一个备用链路，甚至无需流量中断。

图 2：UCIe 链路的运行状况监控解决方案。

加快唤醒时间

虽然大多数芯片间接口用例（例如在服务器分割或扩展中）的流量模式被假定在操作期间是稳定的，但在某些用例中，流量可能会表现出突发行为。在这种情况下，最好在没有流量时将接口置于低功耗模式以节省电量。通过避免测试和修复过程并依赖在先前 PHY 初始化期间创建的 UCIe PHY 修复签名，可以加速链路重新初始化。

这个概念可以进一步扩展到芯片完全断电的情况。在这些情况下，从 PHY 检索 PHY 修复签名并将其存储在片上永久存储器（eFuse 或闪存）上。存储器可以存储多个签名，涵盖不同的用例或条件，从而实现额外的用户灵活性。

使用 UCIe 加速芯片测试

测试时间是一种昂贵的商品。通过分层划分测试策略以并行运行不同芯片的测试，可以加快测试时间。通过分层连接两个芯片的测试基础设施，可以将层次结构扩展到多芯片系统中的多个芯片。这种方法允许从主芯片中的单个JTAG（或类似）测试接口访问多芯片系统中的所有芯片。

通常，测试时间的限制是将测试向量加载或读取到芯片中的时间。 JTAG 接口可能成为速度瓶颈。为了克服这一限制，设计人员可以使用现有的高速接口，例如PCI Express (PCIe)或USB等作为测试设备的接口。测试向量和命令针对该接口进行打包，并在生产测试阶段在芯片上进行解包。

许多芯片没有高速接口，但是，在测试期间，可以使用 UCIe 芯片间接口在芯片之间高速传输大型测试向量和命令。 UCI 芯片间接口将高速 DFT 访问扩展到整个多芯片系统，而无需增加引脚数量，这对于 IO 和面积有限的芯片尤为重要。

总结

除了 UCIe 芯片间接口之外，实现所有这些测试和可靠性增强功能的共同点是可以连接所有内部模块的测试、修复和监控结构。测试、修复和监控结构跨越多芯片系统中的各个芯片，提供了一个结构化的分层基础设施，可实现以下重要功能：

1. 管理多芯片系统中各个芯片的测试
2. 优化测试安排以减少测试时间
3. 通过 UCIe 接口支持跨芯片的高速测试访问
4. 从 UCIe 接口中嵌入的运行状况监控接口收集信息，并实现进一步的系统级处理
5. 管理非易失性存储器中 PHY 修复签名的存储
6. 还有更多

Synopsys 提供全面且可扩展的多芯片系统解决方案，包括 EDA 和 IP，用于快速异构集成。为了实现安全可靠的芯片间连接，Synopsys 提供了完整的 UCIe 控制器、PHY 和验证 IP 解决方案。作为 Synopsys SLM 和测试系列的一部分，完整的 UCIe 监控、测试和修复 (MTR) 解决方案与 STAR 分层系统 (SHS) 解决方案一起提供。 MTR 解决方案包括用于测量 UCIe 通道信号质量的信号完整性监视器、用于自检的 BIST 以及用于冗余通道分配的修复逻辑，而 SHS 解决方案则充当支持行业标准 IEEE 1687、IEEE 1149.1 和 IEEE 1838 的连接结构接口。这一完整的解决方案能够在芯片生命周期的所有阶段对 UCIe 进行高效且经济高效的健康监控，这对于多芯片系统的可靠运行至关重要。

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• Sumber: https://semiengineering.com/from-known-good-die-to-known-good-system-with-ucie-ip/