Chiplets 打开潘多拉魔盒 - Semiwiki

由柏拉图重新发布

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小芯片

小芯片简化了一个设计领域，但在另一个方面打开了潘多拉魔盒。每个仿真的复杂度小芯片较低，但现在小芯片到小芯片的互连变得复杂。人们正在尝试不同的互连协议、UCIe 的变体、修改 UCIe 设置、接口速度、物理层数量等等。现在将 AXI 等传统标准、PICe6.0 等新协议和缓存一致性添加到其中。

总而言之，这创造了一组全新的实验。传统仿真和 RTL 建模对其不起作用的一种。您首先需要在架构权衡上花费精力，而不仅仅是选择组件。这意味着您必须进行流量分析、应用程序分区、系统规模调整以及不同类型物理层的影响。此外，根据应用程序的不同，基准也会有很大不同。

UCIe 规范是新的，没有明确的基准。此外，UCIe 规范仅提供有关延迟和功耗的指导。两者都是严格的要求。这意味着功率-性能-区域研究是不可避免的。由于需要进行协议-协议-协议转换（例如 PCIe 6.0 到 UCIe 到 AXI），因此建模设置非常复杂。

一种解决方案是使用以下方式查看系统建模视觉模拟止紫茉莉设计。他们最近推出了 UCIe 系统级 IP 模型，并将在小芯片峰会。为了指导设计人员，他们发布了一份指南，其中包含大量用例、预期功耗性能结果和优化选项。他们在峰会上有论文演示和展位。我希望能在那里看到你！

另外，这里是人们可以获得的论文链接： 基于UCIe互连架构的异构计算系统性能建模

摘要：

当今前沿节点的复杂芯片设计通常由多个芯片（或小芯片）组成。该方法允许使用来自不同制造商或工艺的芯片，以及可重复使用的 IP。设计人员需要一个系统级模型来评估此类复杂情况的不同实现。

示例系统由 I/O 小芯片、低功耗核心小芯片、高性能核心小芯片、音频视频小芯片和模拟小芯片组成，使用通用小芯片互连 Express (UCIe) 标准进行互连。

我们的团队考虑了多种场景和配置，包括高级和标准包、各种流量配置文件和资源，以及用于扩展覆盖范围和评估超时事件的重定时器。确定任务应用的 UCIe 互连的优点和缺点有助于我们获得每个子系统的最佳配置，以满足性能、功耗和功能要求。

关于紫茉莉设计公司

Mirabilis Design 是一家硅谷软件公司，提供软件和培训解决方案来识别和消除产品规范中的风险，准确预测开发产品所需的人力和时间资源，并改善不同工程之间的沟通
队。

VisualSim Architect 将知识产权、系统级建模、仿真、环境分析和应用模板相结合，显着改进模型构建、仿真、分析和 RTL 验证。该环境使设计人员能够快速收敛到满足各种相互依赖的时间和功耗要求的设计。它在设计过程的早期就与书面规范并行（并作为辅助）使用，并且在产品实现（例如，RTL、软件代码或原理图）之前使用。