一种降低半导体金属线电阻的沉积和蚀刻技术

铜的电阻率取决于其晶体结构、空隙体积、晶界和材料界面失配，这在较小的尺度上变得更加重要。传统上，铜 (Cu) 线的形成是通过使用沟槽蚀刻工艺在低 k 二氧化硅中蚀刻沟槽图案，然后通过镶嵌流用 Cu 填充沟槽来完成的。不幸的是，这种方法产生具有显着晶界和空隙的多晶结构，这增加了铜线电阻。该工艺中还使用了高电阻 TaN 衬垫材料，以防止镶嵌退火工艺期间的铜扩散。

物理气相沉积 (PVD) 可用于在高动能（10 至 100 eV 之间）沉积铜，形成低电阻、致密的单晶结构。 PVD 的一个缺点是 PVD ​​沉积具有视线扩散并且只能在平坦表面上均匀沉积。它不能用于填充深孔或沟槽（图 1a）。为了形成孤立的线形状，必须在平坦的表面上沉积均匀的铜层，然后通过离子束进行物理蚀刻。 Cu 不会与反应气体形成挥发性化合物，因此不能使用反应离子蚀刻工艺。如果入射角非常高，离子束蚀刻 (IBE) 过程中产生的加速 Ar 离子可以去除 Cu。不幸的是，由于掩模阴影效应，可蚀刻区域将受到限制。图 1b 显示了当掩模垂直于入射离子束时材料无法蚀刻的区域（红色）。这种蚀刻失败的发生是由于喷射原子路径的阴影或阻塞。当掩模平行于离子路径时，所有未掩模的区域都可以被蚀刻。因此，离子束蚀刻仅限于蚀刻任意长长度的线形掩模。

图1：（1a）物理气相沉积（PVD）； (1b) 离子束蚀刻 (IBE)。

工艺步骤和虚拟制造过程

为了了解沉积和蚀刻对线路电阻的影响，我们现在使用 SEMulator3D 可见性沉积和蚀刻功能对 PVD ​​和 IBE 蚀刻工艺进行建模。 PVD 使用 SEMulator30D 中的 3 度角展度可见性沉积过程进行再现，该过程准确地模拟了 AR 离子轰击过程中喷射铜原子的随机性质。 IBE 在模型中使用具有 2 度角展度和 60 度极角倾斜的可见性蚀刻来再现，以反映具有低光束发散度的网格加速离子的行为。假设两个晶片都可以自由旋转。虚拟制造工艺中的其他工艺步骤已进行调整，以适应 IBE 和 PVD ​​限制。图 2 显示了使用镶嵌铜填充（图 2a）和 PVD/IBE 工艺（图 2b）创建的相同结构。还包括额外的工艺步骤，以纳入 PVD/IBE 的某些限制，并为我们所需的最终结构创建等效形状。

图2：(2a)镶嵌填充铜线制造； (2b) PVD/IBE 铜线制造。

然后，我们证明可以使用 PVD/IBE 线制造等效的 16nm SRAM 电路单元，同时遵守这些限制。由于线路中端上方的所有金属层均由平坦表面制成，因此这使其成为 PVD/IBE 线的理想候选者，这与 finFET 器件中复杂的互连拓扑不同。图 3 显示了每个金属层的隔离结构，以及使用 PVD/IBE 创建三金属层 finFET 结构所需的必要步骤。

图 3：(3a) 16nm FinFET MEOL 和 3 个金属层； (3b) 通过 PVD/IBE 逐步制造金属层。

电阻结果及结论

然后，我们针对镶嵌流和物理气相沉积测量从最顶层金属层到 finFET P 和 N 通道过孔的导线电阻。图 4 显示了 P 通道和 N 通道处电阻测量的起点和终点（所有其他绝缘材料都是透明的）。为了补偿 TaN 衬垫和铜线之间的界面电阻，通过使用 1 nm 的指数衰减常数作为距 TaN 界面最近距离的函数来增加铜的电阻率。由于镶嵌填充铜沉积预计不会完全结晶，因此铜的电阻率增加了 50%。 PVD/IBE铜工艺不使用TaN衬里，因此没有应用指数衰减函数，并且该模型中使用了铜的体电阻率。图 4 中包含比较镶嵌流与 PVD ​​的电阻率表。

图 4：P 和 N 通道电阻测量的起点和终点。

根据我们的模型计算出的电阻值表明，与传统的沟槽蚀刻和镶嵌沉积相比，使用 IBE/PVD 制造方法可以将电阻降低 67%。出现这种情况是因为 IBE/PVD 中不需要 TaN 衬里，并且在此过程中 CU 电阻率较低。我们的结果表明，与金属线形成过程中的镶嵌填充相比，使用 IBE/PVD 可以提高电阻率，但代价是制造工艺更加复杂。