Аналіз мережі живлення в проектуванні DRAM

Моя кар’єра в області проектування IC почалася з проектування DRAM ще в 1978 році, тож я стежив за розробками в цій галузі проектування пам’яті, щоб помічати виклики дизайну, оновлення процесів та інновації на цьому шляху. Synopsys організував a симпозіум технологій пам'яті у листопаді 2022 року, і я мав нагоду переглянути презентацію інженерів SK hynix Те-Джун Лі та Бонг-Гіла Канга. Мікросхеми DRAM досягли високої ємності та швидкої швидкості передачі даних 9.6 гігабіт на секунду, як нещодавні LPDDDR5T оголошення 25 січня. Швидкість передачі даних може бути обмежена цілісністю мережі доставки живлення (PDN), але аналіз повнокристальної DRAM з PDN надто сповільнить час моделювання.

Пікова пропускна здатність пам’яті на канали x64 демонструє стабільне зростання протягом кількох поколінь:

• DDR1, 3.2 ГБ/с при живленні 2.5 В
• DDR2, 6.4 ГБ/с при живленні 1.8 В
• DDR3, 12.8 ГБ/с при живленні 1.5 В
• DDR4, 25.6 ГБ/с при живленні 1.2 В
• DDR5, 51.2 ГБ/с при живленні 1.1 В

Велика складність у досягненні цих агресивних цілей синхронізації полягає в контролі паразитних проблем із падінням ІЧ-випромінювання, спричинених під час компонування IC масиву DRAM. Нижче показано графік падіння ІЧ-променів, де червоний колір позначає область найвищого падіння напруги, що, у свою чергу, уповільнює продуктивність пам'яті.

Витягнуті паразити для IC зберігаються у форматі файлу SPF, і додавання цих паразитів для PDN до списку з’єднань SPICE призводить до уповільнення симулятора схеми в 64 рази, тоді як кількість паразитних елементів RC, доданих PDN, становить У 3.7 раза більше, ніж просто паразитні сигнали.

У SK hynix вони запропонували прагматичний підхід, щоб зменшити час виконання моделювання при використанні PrimeSim™ Pro симулятор схеми на списках з’єднань SPF, включаючи PDN, використовуючи три методи:

1. Розподіл списку мереж між Power та іншими сигналами
2. Зменшення елементів ЖЦ в ПДН
3. Контроль толерантності до подій симуляції

PrimeSim Pro використовує розділення для поділу списку з’єднань на основі з’єднання, і за замовчуванням PDN та інші сигнали об’єднуються, щоб утворити дуже великі розділи, що, у свою чергу, надто сповільнює час моделювання. Ось як виглядав найбільший розділ із налаштуваннями симулятора за замовчуванням:

Опція в PrimeSim Pro (primesim_pwrblock) використовувався для зменшення розміру найбільшого розділу, відокремлюючи PDN від інших сигналів.

Витягнутий PDN у форматі SPF містив забагато елементів RC, що сповільнювало час моделювання схеми, тому опція називається primesim_postl_rcred використовувався для зменшення мережі RC, зберігаючи при цьому точність. Опція зменшення RC дозволила зменшити кількість RC елементів до 73.9%.

Симулятори схем, такі як PrimSim Pro, використовують матричну математику для визначення струму та напруги в розділах списку з’єднань, тому час роботи безпосередньо залежить від розміру матриці та того, як часто зміна напруги потребує перерахунку. Варіант симулятора primesim_evtgrid_for_pdn використовувався, і це зменшує кількість разів, коли матрицю потрібно розв’язувати щоразу, коли є невеликі зміни напруги в PDN. Діаграма нижче, показана фіолетовим кольором, має X у кожен момент часу, коли розв’язування матриці в PDN вимагалося за замовчуванням, а потім показано трикутники білим кольором у кожен момент часу, коли розв’язування матриці використовується з опцією симулятора. Білі трикутники трапляються набагато рідше, ніж фіолетові X, що забезпечує більшу швидкість моделювання.

Останній варіант симулятора FineSim Pro, який використовувався для скорочення часу виконання, був primesim_pdn_event_control=a:b, і він працює, застосовуючи ідеальне джерело живлення для a:b, що призводить до меншої кількості обчислень матриці для PDN.

Покращення часу виконання симуляції завдяки використанню всіх опцій FineSim Pro у поєднанні призвело до 5.2-кратного прискорення.

Підсумки

Інженери SK hynix використовували симулятори схем FineSim і PrimeSim для аналізу в своїх конструкціях мікросхем пам’яті. Використання чотирьох варіантів у PrimeSim Pro забезпечило достатнє покращення швидкості, щоб забезпечити аналіз PDN повного чіпа з включеним паразитним SPF. Я очікую, що Synopsys продовжуватиме впроваджувати інновації та вдосконалювати сімейство симуляторів схем, щоб відповідати зростаючим викликам чіпів пам’яті та інших стилів дизайну IC.

Блоги, пов'язані

Поділитися цим дописом через:

• Розповсюдження контенту та PR на основі SEO. Отримайте посилення сьогодні.
• Платоблокчейн. Web3 Metaverse Intelligence. Розширені знання. Доступ тут.
• джерело: https://semiwiki.com/eda/324168-power-delivery-network-analysis-in-dram-design/