Проблеми проектування високошвидкісних дротових передавачів

Автори Самад Парех і Номан Хай

Потреба в мережевому обладнанні з більшою пропускною здатністю, а також у підключенні до хмарних і гіпермасштабованих центрів обробки даних спонукає до переходу технології комутаторів від 25 Т (терабайт) до 50 Т, а незабаром до 100 Т. Галузь вибрала Ethernet для розвитку ринку комутаторів, використовуючи сьогодні технологію 112G SerDes і архітектури наступного покоління, розроблені для роботи на швидкості 224 Гбіт/с. Ці швидкості передачі даних створюють надзвичайні проблеми для всього трансивера SerDes. У цій статті розглядатимуться деякі проблеми, пов’язані з високошвидкісними передавачами, включаючи вибір архітектури мультиплексора, дизайн еквалайзерів, швидкість серіалізації даних, вибір відповідного вихідного драйвера та забезпечення цілісності сигналу.

Проблеми серіалізації та мультиплексування

Почнемо зі знайомства із загальною структурою дротового передавача. Передавач (TX) приймає кілька паралельних потоків даних з нижчою швидкістю, серіалізує їх в один потік даних з вищою швидкістю та передає його по каналу таким чином, щоб дані були розпізнаними на іншому кінці.

Рис. 1: Блок-схема TX.

Дані спочатку надходять у серію мультиплексорів (MUX), де кожен наступний етап удвічі зменшує кількість входів і подвоює швидкість передачі даних на виході, доки не буде один потік даних. Розглянемо випадок 112 Гбіт/с, коли є 64 входи, що працюють зі швидкістю 1.75 Гбіт/с, які потрібно серіалізувати. У той час як логіка CMOS може використовуватися як перші кілька етапів, останні етапи можуть бути засновані на CML (логіка поточного режиму), щоб пристосуватися до вищих швидкостей перемикання, щоб задовольнити компроміс між потужністю та швидкістю [1].

Нижче показано повношвидкісну архітектуру TX.

Рис. 2: Повношвидкісна архітектура TX.

Остаточний тригер (FF) має суворі вимоги до синхронізації та синхронізації. Однак, коли ми піднімаємося вгору по ланцюжку, годинник розділяється, і вимоги до часу також послаблюються. На малюнку 2 етапи серіалізації показані як мультиплексор із п’ятьма засувками 2:1, і ця специфічна структура мультиплексора може продовжуватися на етапах серіалізації. Однак доступні інші архітектури MUX, включаючи MUX з трьома засувками, MUX з однією засувкою, MUX без засувки або комбінацію цих схем.

Методи вирівнювання для високошвидкісних передавачів

Після серіалізації даних їх необхідно вирівняти, щоб компенсувати залежні від частоти втрати каналу зв’язку. Найчастіше це вирівнювання виконується за допомогою еквалайзера прямої подачі з дискретним часом (FFE). Перевагами архітектур FFE з дискретним часом є низьке підсилення шуму, здатність скасовувати прекурсори та точно контролювати вагові коефіцієнти відводів, а також ефективність з точки зору реалізації схеми на кристалі. На малюнку 3 нижче показана форма сигналу, нанесена на графік Середовище проектування PrimeWave про те, як FFE може вирівняти закрите око.

Рис. 3: Приклад FFE, що показує відкрите око після вирівнювання FFE, змодельованого в PrimeSim.

З часом галузь перейшла до більш гнучкої архітектури на основі DSP-DAC, де модуляція та вирівнювання FFE виконуються в цифровій області, як показано на малюнку 4.

Рис. 4: Архітектура TX на основі аналогового сигналу проти DSP.

Роздільна здатність TX DAC продиктована роздільною здатністю FFE, яка вказана для різних протоколів. Для додатків Ethernet роздільна здатність ЦАП становить приблизно 7 біт і може бути реалізована як двійкові або термометрично кодовані зрізи, або їх комбінація. Проектне рішення — це компроміс між лінійністю, вихідною ємністю, площею та споживаною потужністю.

Вибір швидкості серіалізації даних: половина швидкості, чверть швидкості та вісімкова швидкість

Вибір кінцевої швидкості серіалізації даних є дуже важливим проектним рішенням, оскільки вища швидкість зменшує вимоги до тактової частоти та зменшує споживання енергії за рахунок більшої кількості фаз тактової частоти та збільшення вихідної ємності мультиплексора. На малюнку 5 показано архітектуру передачі з половинною швидкістю, яка видаляє останній тригер і використовує обидві фази розділеного тактового сигналу.

Рис. 5: Архітектура TX з половинною швидкістю.

Однак робочий цикл цих двох фаз впливає на якість кінцевого вихідного ока. Цю концепцію архітектури половинної швидкості можна розширити до MUX з четвертною або вісімковою швидкістю. Компроміс вибору дизайну показаний на малюнку 6. Згідно з останніми дослідженнями, передавачі 100 Гбіт/с використовують архітектуру четвертої швидкості через пом’якшені вимоги до тактових частот.

Рис. 6: Залежність швидкості передачі даних від тактової частоти.

Порівняння параметрів драйвера виводу для мультиплексорів: логіка поточного режиму та термінований вихідний ряд

Остаточний вихід із мультиплексора має передаватись по каналу з достатнім розмахом, щоб компенсувати втрати каналу, зберігаючи споживання електроенергії під контролем. Існує в основному два варіанти для вихідного драйвера: логіка поточного режиму (CML) і логіка режиму напруги (VML), також званий Source-Series Terminated (SST), які показані на малюнку 7. Переваги та недоліки драйверів узагальнено в таблиці 1.

Рис. 7: Драйвери на основі CML і SST.

Таблиця 1: Порівняння драйверів на основі CML і SST.

Оптимізація цілісності сигналу

Мережа узгодження прокладок (PMN) дуже важлива для цілісності сигналу вихідного ока. Хоча прості котушки T і pi-котушки використовувалися в додатках із частотою менше 50 ГГц, для швидкості передачі даних вище 100 Гбіт/с. 9^th Мережа порядку LC зазвичай використовується для ізоляції драйвера, електростатичного розряду та вихідної ємності колодки, як показано на малюнку 8. Ця схема теоретично розширює вихідну смугу частот у 2.8 рази. Конструкцію потрібно оптимізувати для смуги пропускання, зворотних втрат і групової затримки, і часто вимагає широкого тривимірного електромагнітного моделювання та моделювання матриці та упаковки, що можливе за допомогою Спеціальна платформа дизайну Synopsys.

Рис. 8: Мережа узгодження колодок.

Synopsys 224G & 112G Ethernet IP

Як головний постачальник у галузі високошвидкісний SerDes IP, Synopsys пропонує повне портфоліо з найкращою потужністю, продуктивністю та площею, що дозволяє розробникам відповідати вимогам ефективного підключення високопродуктивних обчислювальних SoC. Команди дизайнерів Synopsys розробили різноманітні нові методи вирішення проблем проектування, пов’язаних із високопродуктивними обчислювальними SoC 800G/1.6T за допомогою 224G Ethernet PHY IP та  112G Ethernet PHY IP. Приєднуйтесь до нас на ISACS 2023, де ми проведемо півдня підручник для більш глибокого обговорення цієї теми.

Номан Хай є менеджером групи розробників аналогових технологій у групі IP Solutions у Synopsys.

Посилання

[1] B. Razavi, “Breaking the Speed-Power Tradeoffs in Broadband Circuits: Reviewing technology design for transceivers up to 56 GHz”, in IEEE Nanotechnology Magazine, vol. 16, вип. 3, стор. 6-15, червень 2022 р., doi: 10.1109/MNANO.2022.3160770.

• Розповсюдження контенту та PR на основі SEO. Отримайте посилення сьогодні.
• PlatoAiStream. Web3 Data Intelligence. Розширення знань. Доступ тут.
• Карбування майбутнього з Адріенн Ешлі. Доступ тут.
• джерело: https://semiengineering.com/design-challenges-of-high-speed-wireline-transmitters/