Chiplets Open Pandora's Box - Semiwiki

Перевидано Платоном

читають: 0

Чіплет

Chiplets спростили одну сферу дизайну, але відкрили скриньку Пандори з іншої сторони. Складність моделювання кожного чіплет нижчий, але тепер зв’язок між мікросхемами став складним. Люди експериментують з різними протоколами з’єднання, варіаціями UCIe, змінюючи налаштування UCIe, швидкість інтерфейсу, кількість фізичних рівнів тощо. Тепер додайте до цього застарілі стандарти, як-от AXI, нові протоколи, як-от PICe6.0, і когерентність кешу.

Загалом, це створює абсолютно новий набір експериментів. Такий, для якого традиційна емуляція та моделювання RTL не працюватимуть. Спершу потрібно прикласти зусилля до компромісу архітектури, а не лише до вибору компонентів. Це означатиме, що вам доведеться провести аналіз трафіку, розділення додатків, розмір системи та вплив різних типів фізичного рівня. Крім того, залежно від програми тест буде дуже різним.

Специфікація UCIe є новою, і немає чітких контрольних показників. Крім того, специфікація UCIe містить лише вказівки щодо затримки та потужності. Обидва вимоги суворі. Це означає, що дослідження області потужності-продуктивності є неможливим. Оскільки у вас є перетворення протокол-протокол-протокол, наприклад PCIe 6.0 на UCIe на AXI, налаштування моделювання є складним.

Одним із рішень є використання системного моделювання VisualSim від Мірабіліс Дизайн. Нещодавно вони запустили IP-модель рівня системи UCIe і демонструватимуть ряд варіантів використання інтерконнекту на Чіплет Саміт. Щоб допомогти розробникам, вони опублікували посібник із багатьма варіантами використання, очікуваними результатами енергоефективності та варіантами оптимізації. У них є як презентація паперу, так і стенд на саміті. Я сподіваюся побачити вас там!

Крім того, ось посилання на статтю, яку люди можуть отримати: Моделювання продуктивності гетерогенної обчислювальної системи на основі архітектури з’єднання UCIe

Анотація:

Сучасні складні конструкції чіпів на передових вузлах зазвичай складаються з кількох матриць (або чіплетів). Цей підхід дозволяє використовувати штампи від різних виробників або процесів, а також IP багаторазового використання. Розробникам потрібна модель системного рівня для оцінки різних реалізацій таких складних ситуацій.

Приклад системи складається з мікросхеми вводу/виводу, низькопотужного основного мікросхеми, високопродуктивного основного мікросхеми, аудіо-відео мікросхеми та аналогового мікросхеми, з’єднаних між собою за допомогою стандарту Universal Chiplet Interconnect Express (UCIe).

Наша команда розглянула кілька сценаріїв і конфігурацій, включаючи розширені та стандартні пакети, різноманітні профілі трафіку та ресурси, а також ретаймер для розширення охоплення та оцінки подій після тайм-ауту. Визначення сильних і слабких сторін з’єднання UCIe для місійних додатків допомогло нам отримати оптимальну конфігурацію для кожної підсистеми відповідно до продуктивності, потужності та функціональних вимог.

Про Mirabilis Design Inc.

Mirabilis Design — це компанія, що займається програмним забезпеченням у Кремнієвій долині. Вона надає програмне забезпечення та навчальні рішення для виявлення й усунення ризиків у специфікаціях продукту, точного прогнозування людських і часових ресурсів, необхідних для розробки продукту, а також покращення зв’язку між різними інженерами.
команди.

VisualSim Architect поєднує інтелектуальну власність, моделювання на системному рівні, симуляцію, аналіз середовища та шаблони додатків, щоб значно покращити побудову моделі, моделювання, аналіз і перевірку RTL. Середовище дозволяє розробникам швидко переходити до дизайну, який відповідає різноманітному набору взаємозалежних вимог щодо часу та потужності. Він використовується на дуже ранніх стадіях процесу проектування паралельно (і як допомога до) письмової специфікації та перед реалізацією (наприклад, RTL, програмного коду або схеми) продукту.