Chiplets Öppna Pandoras ask - Semiwiki

Återutgiven av Platon

anhängare: 0

chiplet

Chiplets har förenklat ett designområde men öppnat Pandoras ask på en annan front. Simuleringskomplexiteten för varje chiplet är lägre men nu har sammankopplingen mellan chiplet och chiplet blivit komplex. Folk experimenterar med olika sammankopplingsprotokoll, varianter av UCIe, modifiering av UCIe-inställningar, gränssnittshastigheter, antal fysiska lager och så en. Lägg nu till äldre standarder som AXI, nya protokoll som PICe6.0 och cachekoherens till mixen.

Allt som allt skapar detta en helt ny uppsättning experiment. En för vilken den traditionella emuleringen och RTL-modelleringen inte kommer att fungera. Du måste först lägga ner en ansträngning på att byta arkitektur, inte bara på att välja komponenter. Detta kommer att innebära att du kommer att behöva utföra trafikanalys, applikationspartitionering, systemstorlek och påverkan av olika typer av fysiska lager. Beroende på applikationen kommer även riktmärket att vara väldigt olika.

UCIe-specifikationen är ny och det finns inga tydliga riktmärken. Dessutom ger UCIe-specifikationen endast vägledning om latens och kraft. Båda är stränga krav. Detta innebär att en Power-Performance-Area-studie är oundviklig. Eftersom du har protokoll-protokoll-protokollkonvertering som PCIe 6.0 till UCIe till AXI, är modelleringsinställningen komplex.

En lösning är att titta på systemmodellering med hjälp av VisualSim från mirabilis Design. De har nyligen lanserat en UCIe-systemnivå IP-modell och kommer att demonstrera ett antal användningsfall av sammankopplingen på Chiplet Summit. För att vägleda designers har de publicerat en guide med massor av användningsfall, förväntade kraftprestandaresultat och alternativ för optimering. De har både en papperspresentation och en monter på toppmötet. Jag hoppas att jag ser dig där!

Här är också länken till en tidning som folk kan få: Prestandamodellering av ett heterogent datorsystem baserat på UCIe Interconnect Architecture

Sammanfattning:

Dagens komplexa chipdesigner vid ledande noder består i allmänhet av flera stansar (eller chiplets). Tillvägagångssättet tillåter stansar från olika tillverkare eller processer, samt återanvändbar IP. Designers behöver en modell på systemnivå för att utvärdera olika implementeringar av sådana komplexa situationer.

Ett exempelsystem består av ett I/O-chiplet, ett kärnchiplet med låg effekt, ett högpresterande kärnchiplet, ett audio-videochiplet och ett analogt chiplet, sammankopplade med UCIe-standarden (Universal Chiplet Interconnect Express).

Vårt team övervägde flera scenarier och konfigurationer, inklusive avancerade och standardpaket, olika trafikprofiler och resurser, och en retimer för att utöka räckvidden och utvärdera händelser vid timeout. Att identifiera styrkorna och svagheterna hos UCIe-sammankopplingen för uppdragstillämpningar hjälpte oss att få den optimala konfigurationen för varje delsystem för att möta prestanda, kraft och funktionskrav.

Om Mirabilis Design Inc.

Mirabilis Design är ett mjukvaruföretag i Silicon Valley, som tillhandahåller mjukvaru- och utbildningslösningar för att identifiera och eliminera risker i produktspecifikationen, exakt förutsäga de mänskliga och tidsresurser som krävs för att utveckla produkten och förbättra kommunikationen mellan olika tekniker.
lag.

VisualSim Architect kombinerar immateriella rättigheter, modellering på systemnivå, simulering, miljöanalys och applikationsmallar för att avsevärt förbättra modellkonstruktion, simulering, analys och RTL-verifiering. Miljön gör det möjligt för designers att snabbt konvergera till en design som uppfyller en mångfald av ömsesidigt beroende tids- och effektkrav. Den används mycket tidigt i designprocessen parallellt med (och som ett hjälpmedel till) den skriftliga specifikationen och innan en implementering (till exempel RTL, mjukvarukod eller schema) av produkten.