Chiplets Open Pandora's Box - Semiwiki

Republicat de Platon

Urmaritori: 0

chiplet

Chiplets au simplificat o zonă a designului, dar au deschis cutia Pandorei pe un alt front. Complexitatea simulării fiecăruia chiplet este mai mică, dar acum interconectarea chiplet-to-chiplet a devenit complexă. Oamenii experimentează cu diferite protocoale de interconectare, variații ale UCIe, modificând setările UCIe, vitezele interfeței, numărul de straturi fizice și așa ceva. Acum adăugați standarde vechi precum AXI, protocoale noi precum PICe6.0 și coerența cache la amestec.

În total, acest lucru creează un set complet nou de experimente. Unul pentru care emularea tradițională și modelarea RTL nu vor funcționa. Mai întâi trebuie să depui un efort pe compromisul arhitecturii, nu doar în selectarea componentelor. Aceasta va însemna că va trebui să efectuați analize de trafic, partiționarea aplicațiilor, dimensionarea sistemului și impactul diferitelor tipuri de strat fizic. De asemenea, în funcție de aplicație, benchmark-ul va fi foarte diferit.

Specificația UCIe este nouă și nu există criterii de referință clare. De asemenea, specificația UCIe oferă doar îndrumări privind latența și puterea. Ambele sunt cerințe stricte. Aceasta înseamnă că un studiu Putere-Performanță-Zona este evitabil. Deoarece aveți conversie protocol-protocol-protocol, cum ar fi PCIe 6.0 la UCIe la AXI, configurația de modelare este complexă.

O soluție este să te uiți la modelarea sistemului folosind VisualSim din mirabilis Proiecta. Aceștia au lansat recent un model IP la nivel de sistem UCIe și vor demonstra o serie de cazuri de utilizare a interconectării la Summit-ul Chiplet. Pentru a ghida designerii, aceștia au publicat un ghid cu o mulțime de cazuri de utilizare, rezultate așteptate de performanță energetică și opțiuni de optimizare. Au atât o prezentare de hârtie, cât și un stand la Summit. Sper să ne vedem acolo!

De asemenea, aici este linkul pentru o lucrare pe care oamenii o pot obține: Modelarea performanței unui sistem de calcul eterogen bazat pe arhitectura de interconectare UCIe

Rezumat:

Modelele complexe de cip de astăzi la nodurile de vârf constau, în general, din mai multe matrițe (sau chipleturi). Abordarea permite matrițe de la diferiți producători sau procese, precum și IP reutilizabil. Designerii au nevoie de un model la nivel de sistem pentru a evalua diferite implementări ale unor astfel de situații complexe.

Un exemplu de sistem constă dintr-un chiplet I/O, chiplet de bază de putere redusă, chiplet de bază de înaltă performanță, chiplet audio-video și chiplet analog, interconectate folosind standardul Universal Chiplet Interconnect Express (UCIe).

Echipa noastră a luat în considerare mai multe scenarii și configurații, inclusiv pachete avansate și standard, profiluri și resurse variate de trafic și un temporizator pentru a extinde acoperirea și a evalua evenimentele la expirarea timpului. Identificarea punctelor forte și a punctelor slabe ale interconexiunii UCIe pentru aplicațiile de misiune ne-a ajutat să obținem configurația optimă pentru fiecare subsistem pentru a îndeplini cerințele de performanță, putere și funcționare.

Despre Mirabilis Design Inc.

Mirabilis Design este o companie de software din Silicon Valley, care furnizează soluții software și de instruire pentru a identifica și elimina riscurile din specificațiile produsului, prezicând cu acuratețe resursele umane și de timp necesare dezvoltării produsului și îmbunătățirea comunicării între diverse inginerie.
echipe.

VisualSim Architect combină proprietatea intelectuală, modelarea la nivel de sistem, simularea, analiza mediului și șabloanele de aplicație pentru a îmbunătăți semnificativ construcția modelului, simularea, analiza și verificarea RTL. Mediul permite proiectanților să converge rapid către un design care îndeplinește un set divers de cerințe interdependente de timp și putere. Este utilizat foarte devreme în procesul de proiectare în paralel cu (și ca ajutor pentru) specificația scrisă și înainte de implementarea (de exemplu, RTL, cod software sau schematică) a produsului.