Chiplets abrem a caixa de Pandora - Semiwiki

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Chiplet

Os chips simplificaram uma área do design, mas abriram a caixa de Pandora em outra frente. A complexidade da simulação de cada chips é menor, mas agora a interconexão chiplet a chiplet tornou-se complexa. As pessoas estão experimentando diferentes protocolos de interconexão, variações de UCIe, modificando configurações de UCIe, velocidades de interface, número de camadas físicas e assim por diante. Agora adicione padrões legados como AXI, novos protocolos como PICe6.0 e coerência de cache à mistura.

Em suma, isso cria um conjunto completamente novo de experimentos. Aquele para o qual a emulação tradicional e a modelagem RTL não funcionarão. Primeiro você precisa se esforçar na compensação da arquitetura, não apenas na seleção de componentes. Isso significa que você terá que realizar análises de tráfego, particionamento de aplicativos, dimensionamento de sistemas e impacto de diferentes tipos de camada física. Além disso, dependendo da aplicação, o benchmark será muito diferente.

A especificação UCIe é nova e não há benchmarks claros. Além disso, a especificação UCIe fornece apenas orientações sobre latência e potência. Ambos são requisitos rigorosos. Isso significa que um estudo da Área de Desempenho de Potência é evitável. Como você tem conversão protocolo-protocolo-protocolo, como PCIe 6.0 para UCIe para AXI, a configuração de modelagem é complexa.

Uma solução é observar a modelagem do sistema usando Visual Sim da mirabilis Projeto. Eles lançaram recentemente um modelo IP em nível de sistema UCIe e demonstrarão uma série de casos de uso da interconexão no Cimeira Chiplet. Para orientar os designers, eles publicaram um guia com muitos casos de uso, resultados esperados de desempenho de energia e opções de otimização. Eles têm uma apresentação de trabalhos e um estande no Summit. Espero ver você lá!

Além disso, aqui está o link para um artigo que as pessoas podem obter: Modelagem de desempenho de um sistema computacional heterogêneo baseado na UCIe Interconnect Architecture

Abstrato:

Os projetos complexos de chips atuais em nós de ponta geralmente consistem em múltiplas matrizes (ou chips). A abordagem permite matrizes de diferentes fabricantes ou processos, bem como IP reutilizável. Os projetistas precisam de um modelo em nível de sistema para avaliar diferentes implementações de situações tão complexas.

Um sistema de exemplo consiste em um chiplet de E/S, um chiplet de núcleo de baixo consumo de energia, um chiplet de núcleo de alto desempenho, um chiplet de áudio e vídeo e um chiplet analógico, interconectados usando o padrão Universal Chiplet Interconnect Express (UCIe).

Nossa equipe considerou vários cenários e configurações, incluindo pacotes avançados e padrão, perfis e recursos de tráfego variados e um retimer para ampliar o alcance e avaliar eventos no tempo limite. A identificação dos pontos fortes e fracos da interconexão UCIe para aplicações de missão nos ajudou a obter a configuração ideal para cada subsistema para atender aos requisitos de desempenho, potência e funcionais.

Sobre Mirabilis Design

Mirabilis Design é uma empresa de software do Vale do Silício, que fornece soluções de software e treinamento para identificar e eliminar riscos na especificação do produto, prevendo com precisão os recursos humanos e de tempo necessários para desenvolver o produto e melhorando a comunicação entre diversas engenharias.
equipes.

VisualSim Architect combina propriedade intelectual, modelagem em nível de sistema, simulação, análise de ambiente e modelos de aplicativos para melhorar significativamente a construção de modelos, simulação, análise e verificação RTL. O ambiente permite que os projetistas convirjam rapidamente para um projeto que atenda a um conjunto diversificado de requisitos interdependentes de tempo e energia. Ele é usado logo no início do processo de design, em paralelo (e como um auxílio) à especificação escrita e antes de uma implementação (por exemplo, RTL, código de software ou esquema) do produto.