Chiplety otwierają puszkę Pandory - Semiwiki

Opublikowane ponownie przez Plato

Obserwuje: 0

chipsy

Chiplety uprościły jeden obszar projektowania, ale otworzyły puszkę Pandory z innego przodu. Złożoność symulacji każdego z nich Chiplet jest niższy, ale obecnie połączenie między chipletami stało się złożone. Ludzie eksperymentują z różnymi protokołami połączeń wzajemnych, odmianami UCIe, modyfikując ustawienia UCIe, prędkości interfejsu, liczbę warstw fizycznych i tak dalej. Teraz dodaj do miksu starsze standardy, takie jak AXI, nowe protokoły, takie jak PICe6.0 i spójność pamięci podręcznej.

W sumie tworzy to zupełnie nowy zestaw eksperymentów. Taki, dla którego nie sprawdzi się tradycyjna emulacja i modelowanie RTL. Najpierw musisz podjąć wysiłek w zakresie kompromisu w architekturze, a nie tylko w wyborze komponentów. Będzie to oznaczać, że będziesz musiał przeprowadzić analizę ruchu, partycjonowanie aplikacji, dobór rozmiaru systemu i wpływ różnych typów warstwy fizycznej. Ponadto, w zależności od aplikacji, punkt odniesienia będzie bardzo różny.

Specyfikacja UCIe jest nowa i nie ma jednoznacznych punktów odniesienia. Ponadto specyfikacja UCIe zawiera jedynie wskazówki dotyczące opóźnień i mocy. Obydwa wymagania są rygorystyczne. Oznacza to, że badanie obszaru wydajności mocy jest nieuniknione. Ponieważ masz konwersję protokół-protokół, taką jak PCIe 6.0 na UCIe na AXI, konfiguracja modelowania jest złożona.

Jednym z rozwiązań jest przyjrzenie się modelowaniu systemu za pomocą VisualSim od mirabilis Projekt. Niedawno wprowadzili model IP na poziomie systemu UCIe i zademonstrują szereg przypadków użycia połączenia międzysieciowego na konferencji Szczyt Chipletów. Aby pomóc projektantom, opublikowano przewodnik zawierający wiele przypadków użycia, oczekiwanych wyników w zakresie wydajności energetycznej i opcji optymalizacji. Mają zarówno prezentację papierową, jak i stoisko na szczycie. Mam nadzieję, że cię tam zobaczę!

Poniżej znajduje się także link do artykułu, który każdy może uzyskać: Modelowanie wydajności heterogenicznego systemu obliczeniowego w oparciu o architekturę UCIe Interconnect

Abstrakcyjny:

Dzisiejsze złożone projekty chipów w wiodących węzłach zazwyczaj składają się z wielu matryc (lub chipletów). Podejście to pozwala na matryce pochodzące od różnych producentów lub różnych procesów, a także IP wielokrotnego użytku. Projektanci potrzebują modelu na poziomie systemu, aby ocenić różne implementacje tak złożonych sytuacji.

Przykładowy system składa się z chipletu we/wy, chipletu rdzeniowego o małej mocy, chipletu rdzeniowego o wysokiej wydajności, chipletu audio-wideo i chipletu analogowego, połączonych ze sobą przy użyciu standardu Universal Chiplet Interconnect Express (UCIe).

Nasz zespół rozważył kilka scenariuszy i konfiguracji, w tym pakiety zaawansowane i standardowe, zróżnicowane profile ruchu i zasoby, a także retimer pozwalający zwiększyć zasięg i ocenić zdarzenia po przekroczeniu limitu czasu. Identyfikacja mocnych i słabych stron połączenia międzysieciowego UCIe do zastosowań misyjnych pomogła nam uzyskać optymalną konfigurację dla każdego podsystemu, aby spełnić wymagania dotyczące wydajności, mocy i funkcjonalności.

O Mirabilis Design Inc.

Mirabilis Design to firma zajmująca się oprogramowaniem z Doliny Krzemowej, dostarczająca oprogramowanie i rozwiązania szkoleniowe w celu identyfikacji i eliminacji ryzyka w specyfikacji produktu, dokładnego przewidywania zasobów ludzkich i czasowych wymaganych do opracowania produktu oraz poprawy komunikacji pomiędzy różnymi inżynierami
zespołów.

VisualSim Architect łączy własność intelektualną, modelowanie na poziomie systemu, symulację, analizę środowiska i szablony aplikacji, aby znacząco usprawnić budowę modelu, symulację, analizę i weryfikację RTL. Środowisko umożliwia projektantom szybkie osiągnięcie projektu, który spełnia różnorodny zestaw współzależnych wymagań dotyczących czasu i mocy. Jest używany na bardzo wczesnym etapie procesu projektowania, równolegle z pisemną specyfikacją (i jako pomoc) oraz przed wdrożeniem (na przykład RTL, kod oprogramowania lub schemat) produktu.