Rozpoczyna się wyścig nowej generacji chipów/opakowań 3D

Pierwsza fala chipów trafia na rynek wykorzystując technologię zwaną łączeniem hybrydowym, przygotowując grunt pod nową i konkurencyjną erę produktów chipowych opartych na technologii 3D i zaawansowanych pakietów.

AMD jest pierwszym dostawcą, który zaprezentował chipy wykorzystujące miedziane łączenie hybrydowe, zaawansowaną technologię układania w stosy, która umożliwia tworzenie urządzeń i pakietów podobnych do 3D nowej generacji. Hybrydowe łączenie układa stosy i łączy układy scalone za pomocą maleńkich interkonektów miedź-miedź, zapewniając większą gęstość i przepustowość niż istniejące schematy połączeń międzyukładowych.

AMD korzysta z technologii łączenia hybrydowego firmy TSMC, która niedawno zaktualizowała swoją mapę drogową na arenie. Intel, Samsung i inni również opracowują łączenie hybrydowe. Poza AMD, inni klienci chipów przyglądają się tej technologii.

„TSMC twierdzi, że jego technologia zostanie prawdopodobnie przyjęta przez wszystkich klientów korzystających z komputerów o wysokiej wydajności” — powiedział Charles Shi, analityk Needham. „Łączenie hybrydowe jest również na mapie drogowej każdego, a przynajmniej na radarze każdego, w aplikacjach mobilnych”.

Stosunkowo nowy proces prowadzony w fabryce półprzewodników, hybrydowe łączenie miedzi, to zaawansowana technologia układania chipów, która obiecuje zapewnić klientom chipów pewną przewagę nad konkurencją. Oczywiście układanie chipów nie jest niczym nowym i jest stosowane w projektach od lat. Nowością jest to, że łączenie hybrydowe umożliwia niemal monolityczne projekty 3D.

Większość chipów nie wymaga łączenia hybrydowego. W przypadku opakowań łączenie hybrydowe jest relegowane głównie do projektów z najwyższej półki, ponieważ jest to droga technologia, która wiąże się z kilkoma wyzwaniami produkcyjnymi. Ale daje producentom chipów kilka nowych opcji, torując drogę do projektów 3D nowej generacji, kostek pamięci lub 3D DRAM i bardziej zaawansowanych pakietów.

Istnieje kilka sposobów opracowania tego typu produktów, w tym model chipletu. Dla chiplety, producent chipów może mieć menu modułowych matryc w bibliotece. Klienci mogą następnie mieszać i dopasowywać chiplety oraz integrować je z istniejącym typem pakietu lub nową architekturą. W jednym przykładzie tej metodologii AMD połączyło dwa opracowane wewnętrznie układy — procesor i układ SRAM — w wyniku czego powstał pakiet 3D, który łączy w sobie wysokowydajny MPU z pamięcią podręczną. Matryce są połączone za pomocą klejenia hybrydowego.

Istnieją inne sposoby implementacji chipletów. Tradycyjnie, aby ulepszyć projekt, dostawcy opracowaliby system na chipie (SoC) i integruj więcej funkcji w urządzeniu w każdej generacji. To podejście do skalowania chipów staje się coraz trudniejsze i droższe na każdym kroku. Chociaż pozostaje to opcją dla nowych projektów, chiplety pojawiają się jako alternatywa dla opracowywania złożonych układów scalonych.

Dzięki chipletom duży SoC jest dzielony na mniejsze matryce lub bloki IP i ponownie agregowany w zupełnie nowy projekt. Teoretycznie podejście oparte na chipletach przyspiesza czas wprowadzania produktu na rynek przy niższych kosztach. Łączenie hybrydowe jest jednym z wielu elementów umożliwiających tę technologię.

Rys. 1: Technologia 3D V-Cache firmy AMD układa pamięć podręczną na procesorze. źródło: AMD

Krajobraz opakowań
Chiplety same w sobie nie są rodzajem opakowania. Są częścią metodologii, która obejmuje heterogeniczną integrację, w której złożone matryce są montowane w zaawansowanym pakiecie.

Samo opakowanie układów scalonych to skomplikowany rynek. Według ostatnich obliczeń przemysł półprzewodników opracował około 1,000 typów obudów. Jednym ze sposobów segmentacji rynku opakowań jest podział na typy połączeń, które obejmują drut, flip-chip, opakowanie na poziomie płytki (WLP) i przelotki silikonowe (TSV). Interkonekty służą do łączenia jednej matrycy z drugą w pakietach.

Chociaż istnieje nacisk na zwiększenie gęstości opakowań, wiele z tych urządzeń nadal opiera się na starszych technologiach, takich jak łączenie przewodów i flip-chip. W przypadku flip-chipów na wierzchu chipa powstają małe miedziane zgrubienia oparte na materiałach lutowniczych. Urządzenie jest następnie odwracane i montowane na oddzielnej matrycy lub płycie, dzięki czemu wybrzuszenia lądują na miedzianych podkładkach, tworząc połączenia elektryczne. W flip-chipach skoki nierówności na chipie mieszczą się w zakresie od 300 μm do 50 μm. Skok odnosi się do danej przestrzeni między sąsiednimi wypukłościami na kostce.

„Wciąż widzimy opakowania o grubej podziałce o grubości od 140 μm do 150 μm. To wciąż jest główny nurt i prędko się to nie zmieni” — powiedziała Annette Teng, CTO firmy Promex, firmy macierzystej Technologie QP.

Tymczasem procesy WLP są wykorzystywane do tworzenia pakietów typu fan-out, które na początku były stosunkowo prymitywną technologią. OSAT pracują teraz nad zwiększeniem gęstości fan-outów poprzez zmniejszenie linii i przestrzeni oraz dodanie na nich filarów i innych struktur 3D.

„(Fan-out) reprezentuje ważny typ zminiaturyzowanego opakowania o dużej objętości dla smartfonów i innych aplikacji mobilnych” — powiedział William Chen, członek ASE. „Mamy również tętniący życiem obszar innowacji obsługujący obszary obliczeń o wysokiej wydajności, sztucznej inteligencji, uczenia maszynowego i nie tylko”.

Tymczasem 2.5D staje się coraz bardziej popularny w zastosowaniach o wysokiej wydajności, takich jak centra danych, podczas gdy prawdziwe opakowania 3D dopiero się rozkręcają. W przypadku 2.5D matryce są układane w stos lub umieszczane obok siebie na górze przekładki, która zawiera TSV. TSV zapewniają połączenie elektryczne z matryc do płytki.

Ryc. 2: Przykłady pakietów 2.5D, rozwieranie o dużej gęstości (HDFO), pakiety z mostkami i chipletami. źródło: amkor

2.5D rozwiązuje kilka problemów. W wielu systemach procesor, pamięć DRAM i inne urządzenia są umieszczane na płycie głównej. Dane są przenoszone między procesorem a pamięcią DRAM, ale czasami ta wymiana powoduje opóźnienia i zwiększone zużycie energii. W odpowiedzi wiele zaawansowanych systemów zawiera pakiety 2.5D z układami ASIC i HBM. Pozwala to przenieść pamięć bliżej funkcji przetwarzania, umożliwiając większą przepustowość.

Wiele z tych opcji pakowania może obsługiwać chipsy, w których matryce są mieszane i dopasowywane zgodnie z potrzebami wytwórcy wiórów. „System można zoptymalizować, stosując najlepsze komponenty procesora z węzłem procesowym o optymalnej wydajności/kosztach” — powiedział Xiao Liu, starszy kierownik programu w Brewer Science.

Korzystając z podejścia opartego na chipletach, dostawcy opracowali architektury podobne do 3D. Na przykład firma Intel niedawno wprowadziła platformę procesorów 3D. Łączy to rdzeń procesora 10 nm z czterema rdzeniami procesora 22 nm w jednym pakiecie.

Wszystkie pakiety z najwyższej półki odnotowują wzrost, napędzany przez sztuczną inteligencję i inne aplikacje. „Sztuczna inteligencja obejmuje obliczenia o wysokiej wydajności (HPC). Widzimy duże zapotrzebowanie na flip-chip BGA, który jest powiązany z aplikacjami AI lub HPC. Obejmuje to również 2.5D, 3D lub fan-out o dużej gęstości”, powiedział Choon Lee, CTO w JCET.

Każdy z tych opakowań wykorzystuje jeden lub więcej różnych procesów produkcyjnych. To, co jest wspólne dla większości zaawansowanych pakietów, to technologia interkonektu. W tym przypadku określa sposób układania i łączenia matryc w paczce.

Procesor Intel 3D, HBM i inne chipy wykorzystują maleńkie miedziane mikrouderzenia jako schematy połączeń w pakiecie, wraz z procesem flip-chip. W przypadku HBM po obu stronach matryc DRAM powstają maleńkie miedziane wypukłości. Guzy na tych matrycach są następnie łączone ze sobą, czasami przy użyciu łączenia termokompresyjnego (TCB). Podczas pracy system TCB bierze matryce, wyrównuje je i łączy wióry za pomocą siły i ciepła.

Obecnie najbardziej zaawansowane mikrouderzenia obejmują podziałkę 40 μm, co odpowiada wielkości wypukłości od 20 μm do 25 μm z odstępami 15 μm między sąsiednimi wypukłościami na matrycy. W dziale badań i rozwoju dostawcy pracują nad urządzeniami o skokach powyżej 40 μm. Tutaj klienci mają kilka opcji. Po pierwsze, mogliby opracować chipy przy użyciu istniejących mikrobumpów. Zasadniczo mikrobumpy oparte na lutowaniu rozciągają się od dzisiejszych skoków 40 μm do 10 μm, gdzie te schematy są wyczerpane.

„Zarządzanie małymi kawałkami nakładek lutowniczych na maleńkich guzkach lutowniczych ma swój własny rozkład dostępnej masy lutowniczej. W pewnym momencie przestaną być one niezawodne” — powiedział Mike Kelly, wiceprezes ds. rozwoju i integracji zaawansowanych opakowań w Amkor. „Gdzieś pomiędzy 20 μm a 10 μm klienci przejdą na podejście hybrydowe. Ma wiele zalet. Moc między matrycą jest niska. Ścieżka sygnalizacji elektrycznej jest doskonała.”

W łączeniu hybrydowym matryce są łączone za pomocą maleńkich interkonektów miedź-miedź, a nie wypukłości. W przypadku opakowań punktem wyjścia do łączenia hybrydowego są odstępy 10 μm i większe.

Możliwe są zarówno mikrouderzenia, jak i łączenie hybrydowe. Klienci mogą używać jednego lub drugiego w pakietach, w zależności od zastosowania.

Dlaczego klejenie hybrydowe?
Wiązanie hybrydowe nie jest nowe. Od lat używają go dostawcy przetworników obrazu CMOS. Aby wyprodukować czujnik obrazu, sprzedawca przetwarza w fabryce dwie różne płytki. Pierwszy wafel składa się z wielu matryc, z których każda składa się z tablicy pikseli. Druga płytka składa się z kostek procesora sygnałowego.

Następnie, za pomocą łączenia hybrydowego, płytki są łączone ze sobą za pomocą interkonektów miedź-miedź na poziomie μm. Matryce na płytce są następnie krojone w kostkę, tworząc czujniki obrazu.

Ten proces jest prawie taki sam w przypadku pakowania. Ale w przypadku opakowań łączenie hybrydowe wiąże się z innym zestawem wyzwań montażowych, dlatego dopiero niedawno wprowadzono je do produkcji.

To wielka obietnica. Pod koniec zeszłego roku AMD wprowadziło procesor serwerowy wykorzystujący łączenie hybrydowe. Niedawno AMD wprowadziło Ryzen 7 5800X3D, wysokiej klasy procesor do komputerów stacjonarnych. Wykorzystując łączenie hybrydowe, 7-nanometrowa pamięć SRAM jest układana w stos i łączona na 7-nanometrowym procesorze. W efekcie w procesorze umieszczono 64 MB pamięci podręcznej L3, co trzykrotnie zwiększa gęstość pamięci.

Następnie, w obszarze badań i rozwoju, istnieje kilka zmian na arenie. Na przykład, używając zarówno mikrobumpów, jak i łączenia hybrydowego, Imec opracował to, co nazywa 3D-SoC. W układach 3D-SoC można było układać w stos dowolną liczbę kości, takich jak pamięć na logice. W tym celu współprojektujesz pamięć i układ logiczny jako pojedynczy SoC.

Hybrydowe łączenie umożliwia najbardziej zaawansowane połączenia w tych urządzeniach. „Aby zrealizować takie obwody 3D-SoC, rozstaw interkonektów 3D musi być skalowany dalej niż obecny stan techniki. Nasze obecne badania wykazały wykonalność realizacji takich wzajemnych połączeń przy rozstawie 7 µm do układania w stosy i 700 nm dla połączeń między płytkami” — powiedział Eric Beyne, starszy pracownik naukowy, wiceprezes ds. badań i rozwoju oraz dyrektor ds. integracji systemów 3D program w Imec, w artykule w IEDM.

Niemniej jednak AMD korzysta z technologii wiązania hybrydowego TSMC, która nazywa się SoIC. Według AMD, w porównaniu z mikrobumpami, technologia TSMC zapewnia ponad 200-krotnie większą gęstość połączeń i 15-krotnie większą gęstość połączeń. „Umożliwia to znacznie wydajniejszą i gęstszą integrację przy użyciu jednej trzeciej energii na sygnał niż w przypadku konkurencyjnych rozwiązań” — powiedziała Lisa Su, prezes i dyrektor generalny AMD.

Tymczasem w prezentacji na niedawnej konferencji IEDM Douglas Yu, wiceprezes ds TSMC, dostarczył więcej szczegółów na temat planu działania SoIC firmy. Nakreśla to ścieżkę skalowania skoku wypukłości łączenia hybrydowego dla klientów.

Na mapie drogowej SoIC TSMC zaczyna się od wiązania 9 μm, które jest dostępne już dziś. Następnie planuje wprowadzić podziałkę 6 μm, a następnie 4.5 μm i 3 μm. Innymi słowy, firma ma nadzieję na wprowadzenie nowej oferty obligacji mniej więcej co dwa lata, zapewniając wzrost skalowania o 70% w każdym pokoleniu.

Istnieje kilka sposobów wdrożenia SoIC. Na przykład AMD zaprojektowało procesor oparty na 7 nm i SRAM, które są produkowane przez TSMC. Następnie, używając SoIC, TSMC połączył matryce z podziałką wiązania 9 μm.

Teoretycznie z biegiem czasu można opracować różne zaawansowane układy scalone i łączyć je za pomocą technologii TSMC na różnych wysokościach.

Oczywiście technologia ta nie zastępuje tradycyjnego skalowania chipów. Wręcz przeciwnie, skalowanie chipów trwa. Zarówno TSMC, jak i Samsung rozszerzają swoje procesy logiczne 5 nm o 3 nm i więcej w badaniach i rozwoju.

W pewnym momencie przejście z jednego węzła procesu do następnego zapewniło znaczny wzrost mocy, wydajności i powierzchni (PPA) dla chipów. Jednak w najnowszych węzłach korzyści z PPA maleją.

Pod wieloma względami łączenie hybrydowe jest jednym ze sposobów zapewnienia wzmocnienia systemów. „W przeszłości większość korzyści wynikających z PPA pochodziła z krzemu. Ludzie pozwalali, by skalowanie chipów napędzało wydajność systemu. Ale teraz skalowanie wiórów w silniku trochę traci na sile” – powiedział Shi z Needham. „W końcu chcesz mieć hybrydowe wiązanie, aby podnieść ogólny PPA na poziomie systemu. Jeśli chcesz być bardziej precyzyjny technicznie, umieściłbym SoIC jako potężne narzędzie w zestawie narzędzi dostępnych dla klientów TSMC. SoIC to świetny wzmacniacz PPA dla niektórych obciążeń”.

Intel, Samsung i inni nie opublikowali swoich planów działania w zakresie łączenia hybrydowego.

Jednak z architektonicznego punktu widzenia nie jest to takie proste, jak mogłoby się wydawać. Pakiety 3D nowej generacji mogą zawierać kilka złożonych chipletów w różnych węzłach. Niektóre matryce można układać w stosy i łączyć za pomocą łączenia hybrydowego. Inne matryce będą znajdować się w innym miejscu opakowania. Dlatego połączenie wszystkich elementów będzie wymagało szeregu technologii.

„Połączenie hybrydowe może być wymagane w przypadku tych, którzy przekraczają granice możliwości opracowywania wysokowydajnych produktów komputerowych” — powiedział Richard Otte, prezes i dyrektor generalny firmy Promex. „W przypadku struktur i aplikacji 2D chiplety będą prawdopodobnie łączone przy użyciu metod o dużej gęstości. Należą do nich pośrednicy. Układy scalone 3D wymagają układania w stosy chipletów, a tym samym TSV i miedzianych filarów, a także procesów połączeń 2D o dużej gęstości”.

Są inne wyzwania. W pakiecie wszystkie matryce muszą komunikować się ze sobą za pomocą łączy i interfejsów typu die-to-die. Większość z tych linków typu die-to-die jest zastrzeżona. Istnieje ruch w celu opracowania otwartych standardowych linków. „Największą przeszkodą na drodze do tego, by chiplety stały się nową własnością intelektualną, jest standaryzacja. Aby było to wykonalne dla wielu dostawców opakowań, należy ustanowić standardowe/wspólne interfejsy komunikacyjne między chipletami” – powiedział Otte.

Wyzwania produkcyjne
Tymczasem na froncie produkcyjnym dwa rodzaje procesów montażu wykorzystują łączenie hybrydowe — płytka-płytka i matryca-płytka.

W procesie wafer-to-wafer chipy są przetwarzane na dwóch waflach w fabryce. Następnie sklejacz wafli bierze dwa wafle i łączy je ze sobą. Na koniec ułożone na płytce matryce są krojone w kostkę i testowane.

Inną opcją jest die-to-wafer. Podobnie jak wafel do wafla, chipsy są przetwarzane na waflach w fabryce. Matryce są wycinane z jednego wafla. Następnie te matryce są łączone z płytką bazową. Na koniec ułożone na płytce matryce są krojone w kostkę i testowane.

Rys. 3: Przepływ między płytkami. źródło: leti

Ryc. 4: Przepływ matrycy do płytki. źródło: leti

Od początku ważne jest, aby mieć matryce z dobrymi plonami. Matryce o wydajności poniżej normy mogą mieć wpływ na wydajność produktu końcowego. Dlatego bardzo ważne jest, aby mieć z góry dobrą strategię testową.

„Niektóre matryce mogą mieć wady produkcyjne, które w idealnym przypadku zostałyby wyeliminowane podczas testów” — powiedział Adel Elsherbini, starszy główny inżynier w Intel, podczas prezentacji na IEDM. „Jednakże, jeśli pokrycie testu nie wynosi 100%, niektóre z tych kości mogą przejść jako dobre kości. To jest szczególne wyzwanie. Wadliwe matryce mogą skutkować niższą wydajnością końcową systemu, zwłaszcza gdy liczba matryc wzrasta”.

Poza dobrą strategią testową wymagany jest prawidłowy przebieg procesu. Proces łączenia hybrydowego odbywa się w pomieszczeniu czystym w fabryce półprzewodników, a nie w pakowalni, jak w przypadku większości typów opakowań.

Ważne jest, aby przeprowadzić ten proces w wyjątkowo czystym pomieszczeniu czystym. Pomieszczenia czyste są klasyfikowane według poziomów czystości, które są oparte na liczbie i wielkości cząstek dozwolonych na objętość powietrza. Ogólnie rzecz biorąc, fabryki półprzewodników obejmują pomieszczenia czyste o standardzie ISO klasy 5 lub czystszym. W klasie ISO 5 pomieszczenie czyste musi zawierać mniej niż 3,520 cząstek o wielkości >0.5 µm na metr sześcienny, zgodnie z American Cleanroom Systems. Pomieszczenie czyste klasy ISO 5 jest odpowiednikiem starszej normy klasy 100.

W niektórych przypadkach montaż układów scalonych w OSAT odbywa się w pomieszczeniach czystych ISO 7 lub klasy 10,000 XNUMX lub wyższych. Działa to w przypadku większości typów opakowań, ale nie w przypadku łączenia hybrydowego. W tym procesie drobne cząsteczki mogą wniknąć do przepływu, powodując awarie urządzenia.

OSAT z pewnością mogłyby budować obiekty z pomieszczeniami czystymi ISO 5, ale jest to kosztowne przedsięwzięcie. Łączenie hybrydowe wymaga stosunkowo drogiego sprzętu. Ponadto łączenie hybrydowe obejmuje kilka etapów, które są bardziej znane sprzedawcom półprzewodników.

Zarówno w przepływach „od wafla do wafla”, jak i „z matrycy do wafla” proces rozpoczyna się od pojedynczego procesu damasceńskiego w fabryce. W tym celu warstwę dwutlenku krzemu osadza się po jednej stronie płytki. Następnie na powierzchni pojawia się wiele maleńkich przelotek. Wzory są wytrawione, tworząc na płytce mnóstwo maleńkich przelotek wielkości μm.

Materiały miedziane są następnie osadzane na całej konstrukcji. Powierzchnia jest planowana za pomocą systemu polerowania chemiczno-mechanicznego (CMP). To narzędzie poleruje powierzchnię za pomocą sił mechanicznych.

Proces CMP usuwa materiały miedziane i poleruje powierzchnię. To, co pozostaje, to materiał metalizowany miedzią w maleńkich przelotkach.

Cały proces powtarza się kilka razy. Ostatecznie opłatek ma kilka warstw. Każda warstwa ma maleńkie miedziane przelotki, które łączą się ze sobą w sąsiednich warstwach. Górna warstwa składa się z większych struktur miedzianych, zwanych podkładkami wiążącymi. Materiały dielektryczne otaczają małe podkładki łączące.

Niemniej jednak proces damasceński, zwłaszcza CMP, jest trudny. Wymaga precyzyjnej kontroli nad powierzchnią płytki. „[Na płytce] powierzchnia dielektryczna musi być: (1) wyjątkowo gładka, aby zapewnić silne siły przyciągania podczas mocowania matryc; oraz (2) bardzo niska topografia, aby uniknąć pustych przestrzeni lub niepotrzebnych naprężeń we wstępnym wiązaniu dielektryka”, powiedział Elsherbini w artykule w IEDM.

Podczas tych procesów może jednak wystąpić kilka problemów. Wafle mają tendencję do zwisania lub wyginania się. Następnie podczas procesu CMP narzędzie mogło przepolerować powierzchnię. Wgłębienia na podkładki miedziane stają się zbyt duże. Niektóre podkładki mogą nie łączyć się podczas procesu łączenia. W przypadku niedopolerowania pozostałości miedzi mogą powodować zwarcia elektryczne.

W przypadku łączenia hybrydowego standardowe procesy CMP mogą nie wystarczyć. „Wymaga to specjalnego przetwarzania CMP w celu kontrolowania stosunku trawienia chemicznego do mechanicznego, a także liczby kroków CMP w celu utrzymania płaskości powierzchni dielektryka” – powiedział Elsherbini.

Po CMP płytki przechodzą etap metrologiczny. Narzędzie metrologiczne mierzy i charakteryzuje topografię powierzchni.

„Główne wyzwania procesowe związane z miedzianym łączeniem hybrydowym obejmują kontrolę defektów powierzchni w celu zapobiegania powstawaniu pustych przestrzeni, pomiary grubości i kształtu płytek na poziomie płytek, a także kontrolę profilu powierzchni na poziomie nanometrów w celu zapewnienia solidnego styku z podkładkami wiązań hybrydowych oraz kontrolowanie wyrównania miedzianych podkładek na wierzchu i dolnej matrycy” — powiedział Stephen Hiebert, starszy dyrektor ds. marketingu w firmie KLA.

Więcej kroków
Po etapie metrologicznym płytki przechodzą proces czyszczenia i wyżarzania. Etap wyżarzania aktywuje matryce.

Stąd proces może przebiegać w dwóch kierunkach — od wafla do wafla lub od wafla do wafla. W przypadku wafer-to-wafer pierwszy wafel (A) został już przetworzony. Następnie drugi wafel (B) z matrycami przechodzi ten sam proces (damasceński, CMP, metrologia).

Następnie dwie płytki (A, B) są łączone za pomocą wiązania hybrydowego. Chipsy są krojone w kostkę na waflu i testowane. Powstałe ułożone w stos urządzenia przypominają struktury 3D.

Tymczasem w technologii „od matrycy do płytki” producent chipów wziąłby pierwszą płytkę i aktywował matryce. Następnie chipsy na waflu (A) są krojone w kostkę i testowane.

Następnie druga płytka (B) przechodzi proces damasceński, po którym następuje CMP i etap metrologiczny. Ten opłatek nie jest krojony w kostkę i pozostaje nienaruszony. Za pomocą spoiwa matryce z przetworzonej płytki (A) są układane w stos i łączone z płytką bazową (B).

Chipsy są następnie krojone w kostkę na ułożonym w stos waflu i testowane. To z kolei tworzy urządzenia podobne do 3D.

Zarówno w przypadku procesu „wafer-to-wafer”, jak i „dre-to-wafer”, sprzedawcy mogą korzystać z tego samego systemu łączenia płytek. Kilku dostawców sprzedaje te systemy do łączenia hybrydowego z dokładnością umieszczania na poziomie nanometra.

Podczas pracy matryce są umieszczane na stole wewnątrz urządzenia do klejenia płytek. Obrobiony wafel jest umieszczany na oddzielnym stole waflowym w klejarce. Matryce ze stołu są pobierane, wyrównywane i umieszczane na przetworzonej płytce.

W tym momencie podkładki łączące dwóch struktur są łączone w dwuetapowym procesie - jest to wiązanie dielektryk-dielektryk, po którym następuje połączenie metal-metal. „Bezpośrednie wiązanie hybrydowe odnosi się do wiązania molekularnego dwóch powierzchni składających się z połączeń miedzianych w matrycy SiO2” — wyjaśniła Emilie Bourjot, kierownik projektu integracji 3D w Leti. „Kiedy te dwie powierzchnie stykają się ściśle w temperaturze pokojowej, wiązania Van der Waalsa tworzą adhezję. Wiązania te są następnie przekształcane w wiązania kowalencyjne i metaliczne po budżecie termicznym”.

Proces wiązania jest trudny. „Pierwszym elementem, który należy wziąć pod uwagę, jest dokładność umieszczania i przepustowość. Musimy wspierać bardzo drobny skok. Musimy być w stanie bardzo dokładnie umieścić matryce” — powiedział Elsherbini z firmy Intel. „Osiąga się to poprzez optymalizację projektu, aby upewnić się, że elementy wyrównawcze mają bardzo dobrą widoczność i kontrast, nie zajmując przy tym zbyt dużej powierzchni aktywnej matrycy”.

Spoiwo może wykonywać te zadania, ale wyzwaniem jest zapobieganie niepożądanym cząsteczkom i wadom powierzchni w przepływie. Mała cząsteczka może spowodować powstanie pustych przestrzeni w podkładkach wiążących. Jeśli nawet cząsteczka o wielkości 100 nm dostanie się do podkładek łączących, może to spowodować setki nieudanych połączeń.

Wnioski
Wiązanie hybrydowe to złożony, ale umożliwiający proces. Umożliwia nową klasę żetonów i opakowań.

Firma AMD jako pierwsza zastosowała to podejście, ale wkrótce dołączą do niej inni. Wyścig właśnie się rozpoczął.

Related Stories
Skalowanie wysokości nierówności w zaawansowanych opakowaniach
Większa gęstość połączeń międzysieciowych umożliwi szybsze przesyłanie danych, ale istnieje więcej niż jeden sposób, aby to osiągnąć.

Układanie Chipletsów
Zmiany, które mogą popchnąć to podejście do pakowania w główny nurt, oraz wyzwania na przyszłość.

Nowa fala Advanced Packaging
Długa lista opcji sprawia, że ​​pakiety wielochipowe stają się liderem projektowania, jednocześnie tworząc oszałamiającą liczbę opcji i kompromisów

Przyszłe wyzwania dla zaawansowanych opakowań
OSATs borykają się z mnóstwem problemów, w tym wypaczeniem, niedopasowaniem termicznym, heterogeniczną integracją oraz cieńszymi liniami i przestrzeniami.

Szerokie spojrzenie na zaawansowane opakowania
CTO JCET mówi o spowolnieniu prawa Moore'a i rosnącym zainteresowaniu nowymi podejściami do pakowania i chipsetami.

Kolejne kroki w przypadku pakowania na poziomie panelu
Gdzie to działa i jakie wyzwania pozostają dla jeszcze szerszej adopcji.

Źródło: https://semiengineering.com/next-gen-3d-chip-packaging-race-begins/