Designutfordringer for høyhastighets kabelsendere

Av Samad Parekh og Noman Hai

Behovet for nettverksutstyr med høyere båndbredde samt tilkobling i skyen og hyperskala datasentre driver overgangen til svitsjteknologi fra 25T (terabyte) til 50T og snart til 100T. Industrien har valgt Ethernet for å drive svitsjmarkedet, ved å bruke 112G SerDes-teknologi i dag og neste generasjons arkitekturer som er designet for å operere med 224Gb/s. Disse datahastighetene utgjør ekstreme utfordringer på hele SerDes-transceiveren. Denne artikkelen vil undersøke noen av utfordringene på høyhastighetssendere, inkludert valg av multiplekserarkitekturer, utformingen av equalizere, dataserialiseringshastigheter, valg av passende utgangsdriver og sikring av signalintegritet.

Serialisering og multipleksing utfordringer

La oss starte med en introduksjon av den generelle strukturen til en kabelsender. Senderen (TX) tar flere parallelle datastrømmer med lavere hastighet, serialiserer dem til en enkelt datastrøm med høyere hastighet, og overfører den over kanalen på en slik måte at dataene er gjenkjennelige i den andre enden.

Fig. 1: Blokkskjema av en TX.

Dataene går først inn i en serie multipleksere (MUX) hvor hvert påfølgende trinn halverer antall innganger og dobler datahastigheten ved utgangen til det er én datastrøm. Tenk på 112Gb/s-tilfellet der det er 64 innganger som kjører på 1.75Gb/s som må serialiseres. Mens CMOS-logikk kan brukes som de første trinnene, kan de siste trinnene være CML-baserte (nåværende moduslogikk) for å imøtekomme de høyere svitsjehastighetene for å tilfredsstille effekt-hastighet-avveiningen [1].

En fullhastighets TX-arkitektur er vist nedenfor.

Fig. 2: En fullhastighets TX-arkitektur.

Den endelige flip-flop (FF) har strenge timing- og klokkekrav. Men når vi går oppover i kjeden deler klokken seg og tidskravene er også lempet. I figur 2 er serialiseringstrinnene vist som fem-låse 2:1 MUX og denne spesifikke MUX-strukturen kan fortsette opp i serialiseringstrinnene. Imidlertid er andre MUX-arkitekturer tilgjengelige, inkludert tre-latch MUX, en-latch MUX, no-latch MUX, eller en kombinasjon av disse kretsene.

Utjevningsteknikker for høyhastighetssendere

Etter at dataene er serialisert, må de utjevnes for å kompensere for det frekvensavhengige tapet av kommunikasjonskanalen. Oftest utføres denne utjevningen ved å bruke en tidsdiskret feed-forward-equalizer (FFE). Diskrete tids-FFE-arkitekturer har fordelen med lav støyforsterkning, evne til å kansellere pre-markører og nøyaktig kontroll av tapvekter, og effektivitet når det gjelder kretsrealisering på brikken. Figur 3 nedenfor viser en bølgeform plottet i PrimeWave designmiljø av hvordan en FFE kan utjevne et lukket øye.

Fig. 3: Et FFE-eksempel som viser et åpent øye etter FFE-utjevning simulert inn PrimeSim.

Industrien har over tid gått over til mer fleksible, DSP-DAC-baserte arkitekturer, hvor modulasjon og FFE-utjevning gjøres i det digitale domenet, som vist i figur 4.

Fig. 4: Analog vs. DSP-basert TX-arkitektur.

TX DAC-oppløsningen er diktert av FFE-oppløsningen som er spesifisert for forskjellige protokoller. For Ethernet-applikasjoner er DAC-oppløsningen omtrent 7 biter og kan implementeres som binære eller termometerkodede skiver, eller en kombinasjon av begge. Designbeslutningen er avveiningen mellom linearitet, utgangskapasitans, areal og strømforbruk.

Valg av dataserialiseringshastighet: Halvhastighet, kvarthastighet og oktalhastighet

Å velge den endelige dataserialiseringshastigheten er en svært viktig designbeslutning ettersom en høyere hastighet reduserer klokkehastighetskravet og reduserer strømforbruket på bekostning av høyere antall klokkefaser og økt multiplekserutgangskapasitans. Vist i figur 5 er en halvhastighets TX-arkitektur, som fjerner den endelige flip-flop og bruker begge fasene av den delte klokken.

Fig. 5: En halvrate TX-arkitektur.

Driftssyklusen til disse to fasene påvirker imidlertid kvaliteten på det endelige utgangsøyet. Dette konseptet med halvhastighetsarkitektur kan utvides til kvart- eller oktalhastighets MUX. Avveiningen for designvalg er vist i figur 6. Basert på nyere forskning, bruker 100Gb/s-sendere kvarthastighetsarkitektur på grunn av avslappede krav til klokker.

Fig. 6: Datahastighet vs. klokkefrekvens.

Sammenligning av utgangsdriveralternativer for multipleksere: Current Mode Logic vs. Source-Series Terminated

Den endelige utgangen fra MUX må kjøres over kanalen med nok sving til å kompensere for kanaltap, alt samtidig som strømforbruket holdes i sjakk. Det er hovedsakelig to valg for utgangsdriveren: Current Mode Logic (CML) og Voltage Mode Logic (VML), også kalt Source-Series Terminated (SST), som er vist i figur 7. Fordeler og ulemper med driverne er oppsummert i tabell 1.

Fig. 7: CML- og SST-baserte drivere.

Tabell 1: Sammenligning av CML vs. SST-baserte drivere.

Optimalisering av signalintegritet

Pad Matching Network (PMN) er svært viktig for signalintegriteten til utgangsøyet. Selv om enkle T-spoler og pi-spoler har blitt brukt i mindre enn 50GHz applikasjoner, for datahastigheter høyere enn 100Gb/sa 9^th ordre LC-nettverk brukes vanligvis for å isolere driveren, ESD og utgangspute-kapasitansen, som vist i figur 8. Dette arrangementet utvider teoretisk utgangsbåndbredden med en faktor på 2.8x. Designet må optimaliseres for båndbredde, returtap og gruppeforsinkelse, og krever ofte omfattende 3D elektromagnetisk modellering og simulering av form og pakke, som er aktivert ved hjelp av Synopsys Custom Design Platform.

Fig. 8: Pad matchende nettverk.

Synopsys 224G og 112G Ethernet IP

Som bransjens fremste leverandør av høyhastighets SerDes IP, Synopsys tilbyr en omfattende portefølje med ledende kraft, ytelse og areal, som lar designere møte de effektive tilkoblingskravene til høyytelses databehandlings-SoCs. Synopsys designteam har utviklet forskjellige nye metoder for å løse designutfordringene som pålegges av 800G/1.6T høyytelses databehandlings-SoCs med 224G Ethernet PHY IP og 112G Ethernet PHY IP. Bli med oss ​​på ISACS 2023 hvor vi presenterer en halv dag tutorial for mer inngående diskusjon om dette emnet.

Noman Hai er leder for det analoge designteamet i IP Solutions Group hos Synopsys.

Referanse

[1] B. Razavi, "Breaking the Speed-Power Tradeoffs in Broadband Circuits: Review design techniques for transceivers up to 56 GHz," i IEEE Nanotechnology Magazine, vol. 16, nei. 3, s. 6-15, juni 2022, doi: 10.1109/MNANO.2022.3160770.

• SEO-drevet innhold og PR-distribusjon. Bli forsterket i dag.
• PlatoAiStream. Web3 Data Intelligence. Kunnskap forsterket. Tilgang her.
• Minting the Future med Adryenn Ashley. Tilgang her.
• kilde: https://semiengineering.com/design-challenges-of-high-speed-wireline-transmitters/