Chiplets Åpne Pandora's Box - Semiwiki

Publisert av Platon

Følgere: 0

chiplet

Chiplets har forenklet ett designområde, men åpnet pandoras boks på en annen front. Simuleringskompleksiteten til hver brikke er lavere, men nå har chiplet-til-chiplet-forbindelsen blitt kompleks. Folk eksperimenterer med forskjellige sammenkoblingsprotokoller, varianter av UCIe, modifisering av UCIe-innstillinger, grensesnitthastigheter, antall fysiske lag og så ett. Legg nå til eldre standarder som AXI, nye protokoller som PICe6.0 og cache-koherens til blandingen.

Alt i alt skaper dette et helt nytt sett med eksperimenter. En som tradisjonell emulering og RTL-modellering ikke vil fungere for. Du må først bruke en innsats på å bytte arkitektur, ikke bare på å velge komponenter. Dette vil bety at du må utføre trafikkanalyse, applikasjonspartisjonering, systemdimensjonering og påvirkning av ulike typer fysiske lag. Også, avhengig av applikasjonen, vil benchmark være veldig forskjellig.

UCIe-spesifikasjonen er ny, og det er ingen klare standarder. UCIe-spesifikasjonen gir også kun veiledning om ventetid og kraft. Begge er strenge krav. Dette betyr at en Power-Performance-Area-studie er uunngåelig. Siden du har protokoll-protokoll-protokollkonvertering som PCIe 6.0 til UCIe til AXI, er modelleringsoppsettet komplekst.

En løsning er å se på systemmodellering ved hjelp av VisualSim fra mirabilis Design. De har nylig lansert en UCIe-systemnivå IP-modell og vil demonstrere en rekke brukstilfeller av sammenkoblingen på Chiplet Summit. For å veilede designere, har de publisert en guide med mange brukstilfeller, forventede kraftytelsesresultater og alternativer for optimalisering. De har både en papirpresentasjon og en stand på Summit. Jeg håper å se deg der!

Her er også lenken til en artikkel som folk kan få: Ytelsesmodellering av et heterogent datasystem basert på UCIe Interconnect Architecture

Abstrakt:

Dagens komplekse brikkedesign på ledende noder består vanligvis av flere dies (eller brikker). Tilnærmingen tillater dyser fra forskjellige produsenter eller prosesser, samt gjenbrukbar IP. Designere trenger en modell på systemnivå for å evaluere ulike implementeringer av slike komplekse situasjoner.

Et eksempelsystem består av en I/O-brikke, en kjernebrikke med lav effekt, en kjernebrikke med høy ytelse, en audio-videobrikke og en analog brikke, sammenkoblet ved hjelp av UCIe-standarden (Universal Chiplet Interconnect Express).

Teamet vårt vurderte flere scenarier og konfigurasjoner, inkludert avanserte og standardpakker, varierte trafikkprofiler og ressurser, og en retimer for å utvide rekkevidden og evaluere hendelser ved tidsavbrudd. Identifisering av styrker og svakheter ved UCIe-sammenkoblingen for oppdragsapplikasjoner hjalp oss med å oppnå den optimale konfigurasjonen for hvert delsystem for å møte ytelses-, kraft- og funksjonskrav.

Om Mirabilis Design Inc.

Mirabilis Design er et programvareselskap i Silicon Valley, som leverer programvare og opplæringsløsninger for å identifisere og eliminere risiko i produktspesifikasjonen, nøyaktig forutsi de menneskelige og tidsmessige ressursene som kreves for å utvikle produktet, og forbedre kommunikasjonen mellom ulike ingeniører.
team.

VisualSim Architect kombinerer intellektuell eiendom, modellering på systemnivå, simulering, miljøanalyse og applikasjonsmaler for å forbedre modellkonstruksjon, simulering, analyse og RTL-verifisering betydelig. Miljøet gjør det mulig for designere å raskt konvergere til et design som oppfyller et mangfoldig sett av gjensidig avhengige tids- og kraftkrav. Den brukes veldig tidlig i designprosessen parallelt med (og som en hjelp til) den skriftlige spesifikasjonen og før en implementering (for eksempel RTL, programvarekode eller skjematisk) av produktet.