Intel toont nieuwe chipverpakkingsmogelijkheden

Verpakking is misschien nooit een hotter onderwerp geweest in het populaire discours. Aangezien de wet van Moore niet langer de impact lijkt te hebben die het ooit had, is een andere weg naar beter computergebruik door chips steviger aan elkaar te koppelen binnen hetzelfde pakket.

Tijdens het recente Semicon West-evenement toonde Intel drie nieuwe onderzoeksinspanningen met betrekking tot verpakkingen. De eerste combineert twee bestaande technologieën om chiplets nauwer te integreren, dit zijn kleinere chips die aan elkaar zijn gekoppeld in een pakket om het soort systeem te vormen dat normaal gesproken als een enkele chip zou worden geproduceerd. De tweede poging zorgt voor een efficiënter stroomverbruik door matrijzen toe te voegen aan de bovenkant van een 3D-stapel chips. De laatste onderzoeksinspanning is een verbetering van Intel's chiplet-to-chiplet-interface, bekend als de Advanced Interface Bus (AIB).

De eerste poging, genaamd "Co-EMIB", is in wezen een manier om twee bestaande Intel-verpakkingstechnologieën te combineren: EMIB (voor embedded multidie interconnect bridge) en Foveros. De eerste overbrugt twee chiplets over een korte afstand door een klein stukje silicium te gebruiken dat is ingebed in het organische substraat van een pakket. De verbindingslijnen op silicium kunnen smaller worden gemaakt dan op het organische substraat en kunnen strakker worden samengepakt om een ​​chip-naar-chip-verbinding met hoge bandbreedte te vormen. Deze methode is gebruikt om systemen te produceren zoals Intel's Stratix 10 FPGA, wat eigenlijk een FPGA-chiplet is die is gekoppeld aan twee DRAM-chips met hoge bandbreedte en vier snelle transceiver-chiplets in hetzelfde pakket.

Foveros is de 3D-chipstapeltechnologie van Intel. Deze technologie maakt die-to-die-verbindingen mogelijk van slechts 50 micrometer afstand, wat vervolgens leidt tot verticale verbindingen met hoge bandbreedte. Through-silicium via's (of TSV's), geleiders die verticaal door het silicium van de onderste matrijs gaan en vervolgens de stapel verbinden met het pakketsubstraat.

Door de twee te combineren in Co-EMIB kunnen twee of meer Foveros-stacks communiceren via EMIB-bruggen met hoge dichtheid om complexere systemen te bouwen. Omdat verbindingen slechts micrometers van elkaar verwijderd zijn, werd het behoorlijk moeilijk om een ​​organisch substraat te gebruiken dat moeilijk perfect vlak te maken is, en een vrij groot gebied om te modelleren.

"De schaal ervan wordt steeds kritischer [afhankelijk] van hoe je al je dimensionale toleranties tijdens het assemblageproces kunt behouden", zegt Johanna Swan, een fellow bij Intel's onderzoeks- en technologie-ontwikkelingsgroep voor componenten. “De procestrucs worden belangrijker om de omvang van constructies te beheersen. We kunnen laten zien dat er een pad is om die dimensionale stabiliteit over een groter gebied te behouden."

De tweede onderzoeksinspanning, Intel's Omnidirectionele Interconnect (ODI), maakt in wezen EMIB-achtige verticale verbindingen mogelijk. Deze zijn groter dan typische door-silicium via's, ongeveer 70 micrometer breed versus een gewone TSV's 10 micrometer. Door de grote diameter zijn ze bijzonder geschikt om kracht te leveren aan de bovenste matrijs binnen een 3D-stack. "Naarmate je dat gebied schaalt, krijg je een schonere, efficiëntere vermogensafgifte", voegde Swan eraan toe.

MDIO, het product van de derde poging, zou volgens Intel's Semicon West-presentatie in 2020 beschikbaar moeten zijn. Het biedt 200 gigabyte per seconde per millimeter chiprand versus AIB's 63 GB/s-mm, en het gebruikt 0.50 picojoule per bit versus AIB's 0.85. Intel vergeleek MDIO met de LIPINCON-technologie van TSMC, die ook in 2020 wordt verwacht en 67 GB/s-mm levert tegen ongeveer dezelfde picojoule per bit.

Intel R&D beweert dat het zal blijven proberen het aantal hobbels - de soldeerbal aan/uit-hellingen van een chip - die in een bepaald gebied beschikbaar zijn, te vergroten. Uiteindelijk is het wegwerken van soldeer hun primaire doel met deze onderzoeksinspanningen. De intermetallische interface tussen het soldeer en de koperen verbindingen beperkt de stroom, dus chipfabrikanten onderzoeken nu een technologie die bekend staat als 'hybride binding', waarbij een diëlektrisch materiaal en warmte worden gebruikt om de koperen pads van de ene chip met de andere te verbinden zonder soldeer.

Bron: https://www.microsi.com/blog/intel-showcases-new-chip-packaging-powers/?utm_source=rss&utm_medium=rss&utm_campaign=intel-showcases-new-chip-packaging-powers