TSMC 기술 심포지엄 2021의 하이라이트 – 패키징

플라톤에 의해 재발행

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최근 TSMC 기술 심포지엄에서는 고급 패키징 제품과 관련된 몇 가지 발표가 있었습니다.

일반

3Dabric^TM

작년에 TSMC는 2.5D 및 3D 패키지 제품을 하나의 포괄적인 브랜드로 통합했습니다. 3Dabric.

3D 패브릭

2.5D 패키지 기술 – CoWoS

2.5D 패키징 옵션은 CoWoS 및 InFO 제품군으로 구분됩니다.

다이-다이 재분배층(RDL) 연결을 위한 실리콘 인터포저를 갖춘 "전통적인" 칩-온-웨이퍼-온-기판이 대량 생산 10주년을 맞이했습니다.

CoWoS-R 옵션은 2.5D 다이 배치 영역에 걸쳐 있는 (비싼) 실리콘 인터포저를 유기 기판 인터포저로 대체합니다. CoWoS-R의 트레이드오프는 RDL 상호 연결의 라인 피치가 덜 공격적이라는 점입니다. 예를 들어 CoWoS-S의 하위 음 피치에 비해 유기의 4um 피치입니다.

실리콘 -S 및 유기 -R 인터포저 옵션 사이에 TSMC CoWoS 제품군에는 인접한 다이 가장자리 사이의 (초단거리) 상호 연결을 위한 "로컬" 실리콘 브리지가 포함된 최신 추가 기능이 포함되어 있습니다. 이러한 실리콘 슬라이버는 유기 기판에 내장되어 고밀도 USR 연결(촘촘한 L/S 피치 포함)과 유기 기판의 (두꺼운) 와이어 및 평면의 상호 연결 및 전력 분배 기능을 모두 제공합니다.

CoWoS는 제작된 인터포저에 다이가 부착된 "칩 라스트" 조립 흐름으로 지정됩니다.

2.5D 패키지 기술 – InFO

InFO는 몰딩 컴파운드의 재구성된 웨이퍼에 이후에 내장되는 캐리어의 다이(단일 또는 다중)를 활용합니다. 이후 RDL 상호 연결 및 유전체 층은 "칩 우선" 프로세스 흐름에 따라 웨이퍼에 제조됩니다. 단일 다이 InFO는 RDL 와이어가 다이 영역에서 바깥쪽으로 확장되는 높은 범프 수 옵션, 즉 "팬아웃" 토폴로지를 제공합니다. 아래 그림과 같이 멀티 다이 InFO 기술 옵션에는 다음이 포함됩니다.

- InFO-PoP: "패키지 온 패키지"
- InFO-oS: "기판에 InFO 조립"

정보 옵션

3D 패키징 기술 – SoIC

3D 패키지는 SoIC 칩 온 웨이퍼(SoIC Chip-on-wafer)로 표시되는 대면 또는 면 대 후면 방향으로 직접 패드 본딩을 통해 적층형 다이를 활용하는 SoIC 플랫폼과 연결됩니다. TSV(스루 실리콘 비아)는 3D 스택의 다이를 통해 연결성을 제공합니다.

SoIC 개발 로드맵은 아래에 나와 있습니다. 예를 들어 N7-on-N7 다이 구성은 4년 21분기에 검증될 예정입니다.

SoIC TSMC 패키징

새로운 패키징 기술 발표

올해 심포지엄에서는 몇 가지 주요 발표가 있었습니다.

최대 패키지 크기 및 RDL 향상

단일 패키지에 통합된 더 많은 수의 2.5D 다이에 대한 수요로 인해 인터포저 또는 재구성된 웨이퍼 등 더 넓은 영역에 걸쳐 RDL 제조가 필요해졌습니다. TSMC는 단일 노출 최대 레티클 크기를 넘어 상호 연결의 "스티칭"을 계속 확장해 왔습니다. 마찬가지로 추가 RDL 레이어(공격적인 와이어 피치 포함)가 필요합니다.

더 큰 패키지 크기 및 RDL 계층에 대한 로드맵에는 다음이 포함됩니다.

- CoWoS-S: 3X 레티클(YE'2021 인증)
- CoWoS-R: 45X 레티클(3년에는 2022X), 유기 기판의 4개 RDL 레이어(W/S: 2um/2um), SoC + 2 HBM2 다이 스택을 사용한 신뢰성 검증
- CoWoS-L: 1.5 SoC와 4 HBM1 다이 스택 사이에 4개의 로컬 상호 연결 브리지가 있는 2X 레티클 크기의 신뢰성 평가 테스트 차량
- InFO_oS: 5X 레티클(51mm x 42mm, 110mm x 110mm 패키지), 5개의 RDL 레이어(W/S: 2um/2um), 현재 신뢰성 평가 중

아래 그림은 고속/고기수 네트워크 스위치를 지원하는 I/O SerDes 칩렛으로 둘러싸인 로직 다이를 갖춘 잠재적인 InFO_oS 구성을 보여줍니다.

정보 OS 패키징 TSMC

- InFO_B(하단)

위에 표시된 InFO_PoP 구성은 상단에 DRAM 모듈이 부착되어 있고 DRAM과 RDL 상호 연결 레이어 사이에 비아가 있는 InFO 어셈블리를 보여줍니다.

TSMC는 아래와 같이 InFO_B에 표시된 옵션인 외부 계약 제조업체/OSAT에서 (LPDDR DRAM) 패키지 어셈블리를 완료할 수 있도록 이 InFO_PoP 제품을 변경하고 있습니다.

정보 B

이에 따라 TSMC는 InFO_B 최종 조립 자격을 갖춘 3DFabric 파트너를 포함하도록 "개방형 혁신 플랫폼"을 확장했습니다. (현재 3DFabric 파트너 회사는 Amkor Technology, ASE Group, Integrated Service Technology 및 SK Hynix입니다.)

- CoWoS-S “표준 아키텍처”(STAR)

CoWoS-S의 일반적인 설계 구현은 단일 SoC와 다중 HBM(고대역폭 메모리) 다이 스택을 통합하는 것입니다. 로직 다이와 HBM2E(2세대) 스택 사이의 데이터 버스 폭은 매우 큽니다(예: 1024비트).

RDL을 통해 HBM 스택을 SoC에 연결하는 데 있어 라우팅 및 신호 무결성 문제는 상당합니다. TSMC는 엔지니어링 개발 및 전기 분석 일정을 가속화하기 위해 시스템 회사에 여러 표준 CoWoS-S 설계 구성을 제공하고 있습니다. 아래 그림은 2~6개의 HBM2E 스택에 이르는 다양한 CoWoS-S 옵션 중 일부를 보여줍니다.

STAR

TSMC는 2021년에 이러한 표준 설계 구현의 채택률이 높아질 것으로 예상합니다.

새로운 TIM 재료

열 인터페이스 재료(TIM) 박막은 일반적으로 고급 패키지에 통합되어 활성 다이에서 주변 환경까지의 전체 열 저항을 줄이는 데 도움이 됩니다. (매우 고전력 장치의 경우 일반적으로 두 개의 TIM 재료 레이어가 적용됩니다. 즉, 다이와 패키지 뚜껑 사이의 내부 레이어와 패키지와 방열판 사이의 레이어입니다.)

더 큰 패키지 구성의 전력 소비 증가에 대응하여 TSMC 고급 패키징 R&D 팀은 아래와 같이 새로운 내부 TIM 재료 옵션을 추구하고 있습니다.

TIM 로드맵