UCIe IP를 사용하여 알려진 양호한 다이에서 알려진 양호한 시스템으로

UCIe IP를 사용하여 알려진 양호한 다이에서 알려진 양호한 시스템으로

타임 스탬프 : 11 년 2023 월 3 일 오전 06시 XNUMX 분
소스 노드 : 2645197

멀티다이 시스템은 완전한 시스템을 만들기 위해 동일한 패키지에 조립되는 여러 특수 기능 다이(또는 칩렛)로 구성됩니다. 멀티다이 시스템은 우수한 수율로 제조 가능한 방식으로 패키지된 칩의 기능을 확장하는 경로를 제공함으로써 무어의 법칙 속도 저하를 극복하기 위한 솔루션으로 최근 등장했습니다.

또한 멀티 다이 시스템은 다양한 시장 부문의 요구 사항에 맞게 성능 확장, 동일한 제품의 다양한 프로세스 노드를 혼합 및 일치시켜 기능별 프로세스 노드 최적화, 시장 출시 시간 단축 및 위험 감소 측면에서 제품 SKU 유연성을 제공합니다.

더 높은 다이-투-다이 라우팅 밀도를 구현하고 다이 간 더 높은 대역폭 트래픽을 지원하기 위해 패키지 기술은 실리콘 인터포저(TSV 포함) 또는 실리콘 브리지, 그리고 최근에는 재배포 레이어(RDL)를 기반으로 하는 새로운 고급 패키지를 만들도록 발전했습니다. , 팬아웃 및 HD 기판.

멀티 다이 시스템의 성공을 위한 핵심 측면은 제조 및 조립의 다양한 단계에서 시스템의 테스트 가능성을 보장하고 현장에서 안정적인 작동을 보장하는 능력입니다. 추가 조립 단계와 더욱 복잡한 범핑 및 패키징 기술을 사용함으로써 멀티 다이 시스템은 모놀리식 설계의 최첨단 수준을 뛰어넘는 테스트 및 신뢰성 절차가 필요합니다.

네이키드 다이와 패키지 자체는 패키지에 조립되기 전에 결함이 있는 모든 다이 또는 패키지가 감지되는지 확인하기 위해 사전 테스트를 거쳐야 합니다. 결함이 있는 다이가 조립 후에만 발견되면 전체 멀티 다이 시스템을 폐기해야 하며 비용에 심각한 영향을 미칩니다. 네이키드 다이를 테스트하는 과정을 KGD(Known Good Die) 테스트라고 합니다.

조립 공정 자체는 선택한 패키징 기술에 따라 다릅니다. 예를 들어, 다이가 먼저 배치되고 그 위에 인터커넥트가 구축되는 칩 우선 기술은 "정상적으로 알려진 패키지" 테스트를 허용하지 않으므로 인터커넥트에 결함이 있을 경우 잠재적으로 양호한 다이를 폐기하게 됩니다. 반면, 인터커넥트가 별도로 제작되고 그 위에 다이가 조립되는 칩 라스트 기술에서는 조립 전에 패키지를 사전 테스트할 수 있어 양호한 다이가 폐기될 가능성이 줄어듭니다.

멀티다이 시스템 테스트 가능성 솔루션은 여러 측면으로 나눌 수 있습니다.

  1. 다이 내의 개별 블록에 대한 테스트 범위
  2. 개별 다이(네이키드 다이)의 테스트 범위
  3. 조립된 시스템 테스트(다이 투 다이 적용 범위 포함)
  4. 네이키드 다이의 테스트 패브릭에 대한 접근
  5. 조립 후 테스트 패브릭에 대한 계층적 접근

이 기사에서는 UCIe IP를 활용하여 멀티 다이 시스템 신뢰성을 보장하는 포괄적인 테스트 가능성 솔루션의 이점을 설명합니다.

UCIe 인터페이스용 DFT

UCIe 인터페이스를 위한 높은 테스트 적용 범위 솔루션은 네이키드 다이 테스트 단계에서 결함이 있는 다이를 제거하기 위해 UCIe IP에 광범위한 테스트 가능성 기능을 구현함으로써 달성됩니다. 일부 기능은 다음과 같습니다.

  1. 합성된 모든 디지털 회로를 포괄하는 스캔 체인
  2. 전용 블록별 BIST 기능
  3. IO 핀까지 전체 신호 체인을 포괄하는 루프백 BIST(내장 자체 테스트) 기능
  4. 프로그래밍 가능한 PRBS(Pseudorandom Binary Sequence) 및 사용자 정의 테스트 패턴 생성기 및 검사기
  5. 잘못된 패스를 제거하기 위한 오류 주입

또한, 패키지 조립 후 다이-다이 링크까지 적용 범위를 확장하는 기능은 다음을 포함하여 높은 수준의 테스트 적용 범위를 달성하는 데 도움이 될 수 있습니다.

  1. 원거리(다이 투 다이) BIST 루프백 기능
  2. 다이투다이 링크 BIST
  3. 주변부 분석을 위한 2D 눈 마진
  4. 레인별 테스트 및 수리 기능

UCIe 테스트 및 수리

고급 패키지는 미세 피치 마이크로 범핑 및 실리콘 또는 RDL 인터포저에서의 라우팅을 통해 고밀도 라우팅을 가능하게 합니다. 조립 과정에서 일부 마이크로 범프 연결이 제대로 형성되지 않아 파손될 수 있습니다. UCIe는 잠재적인 수율 손실을 복구하는 방식으로 조립 후 이러한 연결을 테스트하고 수리하는 기능을 제공합니다.

UCIe 테스트 및 복구는 프로덕션 테스트 및 링크 초기화 시 실행됩니다. 테스트 단계에서는 각 개별 링크의 결함을 느린 속도로 검사합니다. 결함이 있는 링크는 UCIe 표준에 의해 사전 정의된 예비 링크로 데이터를 다시 라우팅하여 복구됩니다.

고급 패키지를 대상으로 하는 UCIe 구성에는 방향(TX 및 RX)당 최대 8개의 예비 핀이 포함되어 모든 기능 링크를 복구할 수 있습니다.

  1. 데이터 핀 수리를 위한 예비 핀 2개, 데이터 핀 32개 그룹당 핀 XNUMX개
  2. 시계 및 시계용 예비 핀 XNUMX개 및 트랙 핀 수리
  3. XNUMX개의 예비 핀(각각 유효한 핀, 측파대 데이터 핀 및 클럭 데이터 ​​핀 수리용)

테스트 및 복구 실행은 다이-투-다이 링크에 유효한 트래픽이 없을 때 발생합니다. 복구가 완료되고 링크가 초기화되면 상태가 양호하고 트래픽이 문제 없이 통과될 수 있다고 가정합니다. PHY 복구 서명이라고 하는 결과 PHY 구성은 링크 양쪽 끝에 있는 내부 레지스터에 저장됩니다.

작동 중 노후화 등으로 인한 마이크로범프 특성 저하가 링크 성능에 영향을 미칠 수 있습니다. 이는 비트 오류율(BER)이 증가하거나 최악의 경우 데이터 손실로 인해 프로토콜 수준에서 감지됩니다. 이 경우 링크가 중단되고 새로운 테스트 및 복구 단계가 수행될 것으로 예상됩니다.

그러나 일부 애플리케이션에는 다이-투-다이 링크의 트래픽 연속성 측면에서 엄격한 요구 사항이 있습니다. 즉, 작동 중 트래픽 중단을 허용할 수 없습니다. 이러한 경우 테스트 솔루션은 각 UCIe 수신기 핀에 SIM(신호 무결성 모니터)을 추가합니다.

그림 1: 내장된 예비 링크를 사용한 링크 수리.

신호 무결성 모니터

SIM 모니터는 수신기에 내장된 작은 블록입니다. 정상 작동 중에 수신기 핀에서 신호를 지속적으로 감지하여 링크 성능에 영향을 줄 수 있는 신호 특성의 변화를 식별하거나 링크가 더 이상 정상이 아니며 가까운 미래에 끊어질 수 있음을 나타냅니다.

개별 센서에서 수집된 데이터는 추가 처리를 위해 인터페이스 외부의 MTR(모니터링, 테스트 및 수리) 컨트롤러에서 수집됩니다. 여러 UCIe 링크의 데이터를 집계하면 멀티 다이 시스템의 상태에 대한 즉각적인 통찰력을 제공하고 링크의 예측 유지 관리가 가능해집니다.

이 절차를 통해 특정 링크가 오작동할 위험이 있다고 예측되면 트래픽 중단 없이도 해당 링크를 비활성화하고 UCIe PHY 복구 메커니즘을 활용하여 예비 링크 중 하나로 데이터를 다시 라우팅할 수 있습니다.

그림 2: UCIe 링크를 위한 상태 모니터링 솔루션.

기상 시간 가속화

서버 분할 또는 확장과 같은 대부분의 다이-투-다이 인터페이스 사용 사례에 대한 트래픽 패턴은 작동 중에 안정적인 것으로 가정되지만 일부 사용 사례에서는 트래픽이 버스트 동작을 나타낼 수 있습니다. 이러한 경우 트래픽이 없을 때 인터페이스를 저전력 모드로 전환하여 전력을 절약하는 것이 바람직합니다. 테스트 및 복구 프로세스를 피하고 이전 PHY 초기화 중에 생성된 UCIe PHY 복구 서명을 사용하여 링크 재초기화를 가속화할 수 있습니다.

이 개념은 다이의 전원이 완전히 꺼진 상황으로 더욱 확장될 수 있습니다. 이러한 경우 PHY 복구 서명은 PHY에서 검색되어 온다이 영구 메모리(eFuse 또는 플래시)에 저장됩니다. 메모리는 다양한 사용 사례나 조건을 포괄하는 여러 서명을 저장할 수 있어 추가적인 사용자 유연성을 제공합니다.

UCIe로 다이 테스트 가속화

테스트 시간은 값비싼 상품입니다. 여러 다이의 테스트를 병렬로 실행하기 위해 테스트 전략을 계층적으로 분할하여 테스트 시간을 가속화할 수 있습니다. 계층 구조는 두 다이의 테스트 인프라를 계층적으로 연결하여 멀티 다이 시스템의 여러 다이에 걸쳐 확장될 수 있습니다. 이러한 접근 방식을 사용하면 메인 다이의 단일 JTAG(또는 유사한) 테스트 인터페이스에서 멀티 다이 시스템의 모든 다이에 액세스할 수 있습니다.

종종 테스트 시간의 제한은 테스트 벡터를 다이에 로드하거나 읽는 시간입니다. JTAG 인터페이스는 속도 병목 현상이 발생할 수 있습니다. 이러한 한계를 극복하기 위해 설계자는 PCI Express(PCIe) 또는 USB 등과 같은 기존 고속 인터페이스를 테스트 장비에 대한 인터페이스로 사용할 수 있습니다. 테스트 벡터와 명령은 해당 인터페이스에 대해 패킷화되고 생산 테스트 단계 동안 다이에서 패킷 해제됩니다.

많은 다이에는 고속 인터페이스가 없지만 테스트 중에 다이 간에 대규모 테스트 벡터와 명령을 고속으로 전송하기 위해 UCIe 다이-다이 인터페이스를 사용할 수 있습니다. UCI 다이-다이 인터페이스는 핀 수를 늘리지 않고도 전체 멀티 다이 시스템에 걸쳐 고속 DFT 액세스를 확장합니다. 이는 IO 및 영역이 제한된 다이에 특히 중요합니다.

요약

UCIe 다이-다이 인터페이스 외에도 이러한 모든 테스트 및 신뢰성 향상 기능을 가능하게 하는 공통 분모는 모든 내부 블록을 연결할 수 있는 테스트, 수리 및 모니터링 패브릭입니다. 테스트, 수리 및 모니터링 패브릭은 멀티 다이 시스템의 다양한 다이에 걸쳐 다음과 같은 중요한 기능을 달성하는 구조화된 계층적 인프라를 제공합니다.

  1. 멀티 다이 시스템에서 개별 다이의 테스트를 관리합니다.
  2. 테스트 일정을 최적화하여 테스트 시간 단축
  3. UCIe 인터페이스를 통해 다이 전반에 걸쳐 고속 테스트 액세스를 지원합니다.
  4. UCIe 인터페이스에 내장된 상태 모니터링 인터페이스에서 정보를 수집하고 추가 시스템 수준 처리를 가능하게 합니다.
  5. 비휘발성 메모리에서 PHY 복구 서명의 저장을 관리합니다.
  6. 그리고 더

Synopsys는 빠른 이기종 통합을 위해 EDA 및 IP를 포함한 포괄적이고 확장 가능한 멀티 다이 시스템 솔루션을 제공합니다. 안전하고 안정적인 다이-투-다이 연결을 위해 Synopsys는 완전한 UCIe 컨트롤러, PHY 및 검증 IP 솔루션을 제공합니다. Synopsys SLM 및 테스트 제품군의 일부로 완전한 UCIe 모니터링, 테스트 및 수리(MTR) 솔루션이 STAR Hierarchical System(SHS) 솔루션과 함께 제공됩니다. MTR 솔루션에는 UCIe 레인의 신호 품질을 측정하기 위한 신호 무결성 모니터, 자체 테스트를 위한 BIST, 중복 레인 할당을 위한 복구 로직이 포함되어 있으며 SHS 솔루션은 업계 표준 IEEE 1687, IEEE 1149.1 및 IEEE 1838을 지원하는 연결 패브릭 역할을 합니다. 인터페이스. 이 완벽한 솔루션은 멀티다이 시스템의 안정적인 작동에 중요한 실리콘 수명주기의 모든 단계에서 효율적이고 비용 효과적인 UCIe 상태 모니터링을 가능하게 합니다.

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