더 높은 선택성과 비용 제어를 향한 식각 공정 추진

플라즈마 식각은 아마도 반도체 제조에서 가장 필수적인 공정이며 아마도 포토리소그래피 다음으로 모든 팹 작업 중에서 가장 복잡할 것입니다. 모든 팹 단계의 거의 절반이 에너지가 넘치는 이온화된 가스인 플라즈마에 의존하여 작업을 수행합니다.

끊임없이 축소되는 트랜지스터와 메모리 셀에도 불구하고 엔지니어는 안정적인 식각 공정을 계속해서 제공합니다.

Thomas Bondur 부사장은 "나노 수준의 정밀도와 올바른 비용 구조로 칩을 지속 가능하게 만들기 위해 웨이퍼 팹 장비 제조업체는 필요한 장비 솔루션을 제공하기 위해 플라즈마 물리학, 재료 공학 및 데이터 과학의 경계를 넓혀야 합니다."라고 말했습니다. 에칭 제품 그룹 마케팅 램 리서치. 웨이퍼에 정확하고 반복 가능한 기능을 생성하기 위해 리소그래피와 함께 작동하는 플라즈마 에칭보다 이것이 더 분명한 곳은 없습니다.

이 보고서는 3D NAND, DRAM, 나노시트 FET 및 인터커넥트의 주요 식각 단계를 2D 장치 및 저예산 백엔드 처리에 대해 살펴봅니다. 업계는 또한 상당량의 CO를 줄이기 위해 보다 지속 가능한 식각 화학 물질을 추구하고 있습니다.₂ 그것의 팹에서 배출.

많은 도구 제작자에게 공정 모델링은 식각 공정 개발에서 중추적인 역할을 합니다. 목표는 웨이퍼 및 마스크 비용을 줄이면서 출시 기간을 단축하는 것입니다.

Lam Research의 수석 마케팅 이사인 Barrett Finch는 "가장 까다로운 일부 단계에서 식각 공정 최적화를 완료하는 데 XNUMX년 이상이 걸릴 수 있습니다."라고 말했습니다. "우리는 최근 일반적인 실리콘 기반 테스트 및 개발을 사용하여 XNUMX개월이 걸릴 것으로 예상되는 일부 프로세스 시뮬레이션 작업을 XNUMX주 만에 완료했습니다."

장치 제조업체의 마스크 및 웨이퍼 비용만으로도 수십만 달러 또는 수백만 달러에 이를 수 있습니다.

에칭 기초
식각 공정은 리소그래피와 함께 진행됩니다. 에칭은 전형적으로 필름의 증착(에피택시, 화학적 또는 물리적 기상 증착 등에 의해)에 의해 선행된다. 일반적으로 CVD 필름이 코팅된 포토레지스트 그런 다음 패턴을 통해 노출 십자선 (마스크) 사용 광학 리소그래피 (248nm 또는 193nm UV, 13.5nm EUV). 그런 다음 레지스트 현상이 패턴을 드러냅니다. 단일 웨이퍼 플라즈마 식각 챔버에서 일반적으로 식각 화학 물질과 이온이 포토레지스트가 없는 CVD 필름에 충돌하여 제거합니다(포지티브 톤 레지스트에서). 에칭 후 레지스트 애싱, 습식 화학 세정 및/또는 습식 에칭으로 잔류물을 제거합니다.

플라즈마 식각 공정은 대략 유전체, 실리콘 또는 전도체 식각으로 분류할 수 있습니다. 이산화규소 및 질화규소와 같은 유전체는 플루오르화 가스를 사용하여 가장 잘 식각되는 반면 규소 및 금속 층은 염소 화학과 가장 잘 반응합니다. 기본적으로 반응성 이온 에칭, 플라즈마 에칭 및 스퍼터 에칭(이온 빔)의 세 가지 건식 에칭 모드가 있습니다. 에칭 프로세스는 화학 반응물, 플라즈마 및 웨이퍼 재료 간의 복잡한 상호 작용에 관한 것입니다. RF 바이어스가 반응성 가스에 적용되면 전자와 양전하 이온이 웨이퍼에 충격을 가해 재료를 물리적으로 제거(에칭)하는 반면 화학종과 자유 라디칼은 노출된 재료와 반응하여 휘발성 부산물을 형성합니다. 에칭은 등방성(수직과 수평으로 동일하게 반응), 비등방성(수직에만 해당) 또는 그 중간일 수 있습니다.

그림 1: finFET에서 GAA로의 전환은 중요한 등방성 선택적 에칭 요구 사항을 유발합니다. 출처: 램리서치

식각 엔지니어가 가장 중요하게 생각하는 지표는 식각 속도, 프로파일 제어, 균일성(웨이퍼 전체) 및 식각 선택성입니다. 이는 수율과 생산성에 영향을 미치기 때문입니다. 식각 선택성은 단순히 하층(예: SiO)에 대한 식각하려는 물질의 제거 비율입니다.₂ 실리콘에. 에칭 중에 포토레지스트를 너무 많이 제거하지 않는 것도 유리합니다. 그러나 그런 경우에는 종종 패턴이 하부 필름으로 전사되기 전에 하드 마스크(이산화규소, 질화규소, SiOC, TiN)로 전사됩니다.

선택도 사양은 2:1에서 최대 1,000:1까지 다양합니다(고도의 선택적 식각). 새 노드가 나올 때마다 이러한 사양이 더욱 엄격해집니다. "향후 30년 이내에 높은 NA EUV가 일반 EUV를 대체하기 시작하면서 초점이 훨씬 낮아져 더 이상 두꺼운 포토레지스트를 노출할 수 없습니다. 두껍다는 것은 2나노미터를 의미합니다."라고 건식 에칭 R&D 엔지니어인 Philippe Bézard가 말했습니다. imec. “하지만 여전히 아래에서 동일한 필름 두께를 패턴화해야 합니다. 따라서 이제 1:10 대신에 1:4에 도달해야 한다는 점에서 훨씬 더 높은 선택성을 요구하고 있는데, 이는 갑작스러운 5배에서 XNUMX배의 선택성 향상입니다.”

개념 증명(POC)에서 대량 제조(HVM)까지
Bézard는 식각 공정 개발의 세 단계를 설명합니다.

• 에칭을 수행하는 데 필요한 에칭기, 가스, 보조 층 등을 결정합니다.
• 하나의 웨이퍼에 걸쳐 균일한 공정으로 사양 내에서 필름 완전 제거 성능 입증,
• 높은 수율과 적은 드리프트로 HVM에서 수천 개의 웨이퍼에 걸쳐 프로세스를 반복할 수 있는 방법을 결정합니다.

일반적으로 숙련된 식각 및 통합 엔지니어가 개발의 처음 두 단계를 처리합니다. 세 번째 단계는 다시 엔지니어링 전문 지식을 활용할 수 있지만 기계 학습이 도움이 될 수 있습니다.

"기계 학습 및 데이터 분석은 일반적으로 세 번째 단계에서만 유용합니다."라고 그는 말했습니다. “수많은 데이터에 액세스할 수 있고 모두 상호 작용하는 백만 개의 작고 단순한 것을 이해할 수 있기 때문에 매우 강력합니다. 그래서 인간의 두뇌가 이것을 알아내려고 시도하는 것은 매우 어렵지만 컴퓨터 프로그램에서는 더 관리하기 쉽습니다. 그러나 새로운 응용 프로그램이 있는 경우, 새로운 재료가 새겨지거나 새로운 통합이 이루어지면 인간보다 개선되지 않습니다.”

ML 사용은 XNUMX단계에서 수천 개의 웨이퍼가 사용되기 때문에 제조 비용과도 관련이 있습니다. 이는 XNUMX단계와 XNUMX단계에서 사용되는 것보다 적어도 한 자릿수 더 큽니다.

Lam Research의 식각 제품 그룹 수석 이사인 Barrett Finch는 새로운 공정 경로 찾기를 공칭 공정 흐름 및 레이아웃에서 개념 증명을 취하고 웨이퍼에서 하나 이상의 작업 장치를 개발하는 것으로 설명합니다. 그런 다음 이 POC는 팹의 제품 개발 팀으로 전송되어 공정을 확장하고 수율을 개선합니다.

"명목상의 개념 증명을 실행 가능한 산출 제품으로 변환하는 데 필요한 작업량은 종종 과소 평가되며 이로 인해 수익성에 큰 차이가 발생합니다."라고 Finch는 말했습니다. "프로세스 창 모델링은 R&D 경로 찾기의 초기 단계에 팹 변형을 도입하여 이러한 격차를 해소하고자 합니다." 그는 여러 프로세스 매개변수에 대한 가상 DOE 및 Monte Carlo 기반 분석이 예상 변동성을 시뮬레이션하여 POC를 테스트할 것을 제안합니다.

“프로세스 창 모델링은 '최소 장치 성능 및 수율에 도달하기 위해 유지해야 하는 CD 또는 가변성 수준은 무엇입니까?'라는 질문에 답할 수 있습니다. 며칠 만에 1만 개 이상의 가상 웨이퍼로 가상 프로세스 창 테스트를 완료했는데 이는 실생활에서 달성하기 불가능할 것입니다.”라고 그는 말했습니다.

여러 매개변수가 에칭 속도, 프로필 및 선택성에 영향을 미칩니다. 핵심은 온도입니다. “식각 처리에서 열 효과의 영향은 고객이 식각 속도, 선택성 및 식각 프로필을 제어할 때 확인됩니다. 이러한 모든 매개변수는 장치 수율과 팹 생산성 모두에 영향을 미칠 수 있습니다.”라고 Lam Research의 반도체 프로세스 및 통합 엔지니어링 수석 관리자인 Benjamin Vincent가 말했습니다. 그는 프로세스 단계에 가능한 구성이 여러 개 있거나(프로세스 공간이 큼) 단계의 다운스트림 결과를 매우 예측할 수 없는 경우 시뮬레이션이 특히 유용할 수 있다고 주장합니다.

Esgee Technologies의 제품 마케팅 관리자인 Alex Guermouche는 "식각 공정은 웨이퍼의 표면 온도에 의존하며 열 전도, 이온 충격 에너지, 표면 반응 및 플라즈마 방사 열 유속을 포함한 여러 열 유속에 따라 달라집니다."라고 말했습니다. 램 리서치 컴퍼니. “결과적으로 플라즈마 모델은 웨이퍼 표면의 온도 변화를 정확하게 묘사하기 위해 이러한 모든 물리적 기능을 통합해야 합니다. 프로세스 시뮬레이션 소프트웨어는 다양한 식각 속성을 모델링할 수 있으므로 더 나은 식각 결과를 더 빨리 얻을 수 있고 고객의 생산 능력을 가속화하거나 수율을 최적화할 수 있습니다.”

에칭 프로세스의 정확한 타이밍
더 조밀한 형상과 더 얇은 필름으로 인해 다른 작동 매개변수에 대한 뛰어난 제어와 식각 속도의 균형을 맞출 필요가 있습니다.

"설계 규칙이 줄어들면서 많은 식각 공정이 전력, 압력, 화학 및 온도와 같은 모든 반응 입력을 매우 정밀하게 제어해야 하는 매우 빠른 플라즈마 식각 공정 단계로 이동하고 있습니다."라고 Finch는 최적화된 플라즈마를 향한 추세도 있다고 언급했습니다. 펄싱 동작을 통해 특정 이온 대 중성 비율을 생성한 다음 부산물을 제거합니다. "이러한 조건의 고급 모델링은 추가 장치 확장을 가능하게 하는 데 중요합니다."

에칭 시스템 제조업체는 다음 노드 개발 또는 램프 수율을 가속화하기 위해 얼마 동안 모델링 소프트웨어를 사용해 왔습니다. 프로세스와 모든 변수의 순전히 복잡성을 감안할 때 이것은 놀라운 일이 아닙니다.

"다음 노드 기술을 개발할 때 가능한 모든 공정 실험을 실행하기에는 시간이나 웨이퍼가 충분하지 않습니다."라고 Finch는 말했습니다. "식각 장비 설정 조합의 수는 수백만 또는 수십억에 달할 수 있으며 모든 프로세스 가능성을 사용하는 무차별 웨이퍼 개발은 불가능합니다."

물론 모든 좋은 모델은 실제 칩에서 검증됩니다. Finch는 "정확한 모델은 예측 가능해야 하며 사용자가 해결하고자 하는 대상 문제를 해결해야 합니다."라고 말했습니다. “시뮬레이션 작업을 기반으로 프로세스 또는 설계 변경이 권장될 때마다 실제 팹 데이터는 권장 사항의 결과를 반영해야 합니다. 우리의 경우 모델 기반 결과를 사용하여 프로세스 변경의 영향을 정확하게 예측하고 어려운 프로세스 및 기술 개발 문제를 신속하게 해결할 수 있었습니다.”

도구 공급업체는 또한 라인을 보다 밀접하게 통합하고 한때 XNUMX마스크 수준 공정(XNUMX개의 리소그래피 단계)이었던 것을 공정 단순화 및 비용 절감을 위한 하나로 변환하기 위해 고급 식각 공정을 연구하고 있습니다.

Bézard는 "Swiss Army 칼을 더 많이 장착하기 위해 기존 하드웨어를 조정하는 대신 회사는 팁-투-팁 문제를 해결하는 새로운 시스템과 같은 응용 분야별 기술을 도입하고 있습니다."라고 말했습니다. 목표는 서로 마주보는 두 라인을 더 가깝게 만드는 것인데, 현재 라인 패터닝 단계와 컷 마스크가 관련되어 있습니다. “어플라이드 머티어리얼즈 등에서 소개하고 있는 것은 수평 방향으로 직접 식각하는 방식이다.” 이러한 프로세스는 또한 비아 홀을 넓힐 수 있습니다.

나노시트 FET의 에칭 단계
가장 중요한 에칭 단계 나노시트 공정 흐름에는 더미 게이트 식각, 이방성 기둥 식각, 등방성 스페이서 식각 및 채널 해제 단계가 포함됩니다. [1] 실리콘과 SiGe의 교대 층을 통한 프로파일 에칭은 비등방성이며 불소화 화학을 사용합니다. 내부 스페이서 식각(인덴테이션) 및 채널 해제 단계는 실리콘 손실이 매우 적은 SiGe를 제거하도록 최적화되어 있습니다.

채널 해제 단계가 중요합니다. "나노시트의 방출은 극도로 높은 선택성을 요구합니다."라고 Bézard는 말했습니다. “대부분의 나노시트는 실리콘이고 그 다음이 실리콘-게르마늄 및 실리콘입니다. 교대 레이어가 있고 다른 레이어를 전혀 수정하지 않고 하나를 제거해야 합니다.” 일부 간행물에서는 단일 에칭 단계에 의해 유도된 구조에 대한 스트레스를 줄이기 위해 다단계 SiGe 에칭을 수행하는 것에 대해 논의했습니다.

프로세스의 다음 단계는 자체 정렬된 접점을 형성하는 것입니다. “여기서 우리가 하려는 것은 기본적으로 이산화규소를 에칭하고 질화규소를 건드리거나 후퇴시키지 않는 것입니다. 현재 사양은 예를 들어 3nm 리세스이지만 사람들은 제로 손실을 요구하고 있습니다.”라고 Bézard가 말했습니다. “이 경우 우리는 선택성이라는 단어를 사용하지도 않습니다. 우리는 쉬는 시간에 대해 이야기할 뿐이고 쉬는 시간은 전혀 없습니다.”

3D NAND
럭셔리 3D NAND 플래시, 레이어 수가 계속 증가하고 향후 여러 스택 계층을 채택해야 하므로 결국 스택 장치의 수직 문자열이 생성됩니다. "또한 비트 밀도를 계속 증가시키기 위해 레이어 수가 증가함에 따라 레이어의 워드 라인 피치 또는 수직/Z 피치를 확장하려는 많은 노력이 있습니다."라고 기술 직원 및 기술 이사 TEL. "공정 관점에서 에칭 및 증착 공정은 지속적인 스케일링이 요구하는 더 작은 임계 치수에서 더 높은 종횡비를 수용하기 위해 지속적인 개선이 필요할 것입니다."

Clark은 미래의 변화를 설명했습니다. “다층으로 구성된 전하 트랩 장치의 고급 노드를 살펴보면 잠재적으로 high-k 재료의 채택을 통해 더 짧은 게이트 길이, 셀당 더 많은 레벨 및 향상된 프로그래밍 효율성을 달성하기 위해 게이트 스택 엔지니어링이 필요할 것입니다. 미래에는 poly-Si 채널을 대체하기 위해 더 높은 전도성 채널이 필요할 것입니다.”라고 그는 말했습니다.

3D NAND에서 가장 중요한 식각 중 하나는 다층 산화물-질화물 스택(100개 이상의 층)을 통해 약 200nm 구멍을 깊이 식각하는 것인데, 깊이는 최대 10µm입니다. Imec의 Bézard는 이 식각 단계가 특히 비용이 많이 든다고 말했습니다.

"차등 충전 효과라고 하는 물리적 현상이 발생합니다."라고 그는 말했습니다. “플라즈마에는 많은 것을 단순화하기 위해 전자, 이온 및 중성 종이 있습니다. 전자는 모든 방향으로 움직이지만 이온은 표면에 수직으로 가속됩니다. 따라서 구멍의 바닥에는 양전하가 있고 상단에는 음전하가 있으며 들어오는 이온을 밀어내려는 전기장을 갖게 됩니다.”

결과적으로 트렌치를 완전히 식각하려면 높은 전력 수준이 필요합니다. "우리는 아크 없이 30~50기가와트의 전력을 유지하려고 노력하고 있으므로 척은 매우 잘 연마되고 잘 제조되어야 합니다."라고 그는 말했습니다.

깊은 식각은 또한 최소화해야 하는 응력을 유발합니다. 특히 다중 계층 NAND 제조에는 이후 웨이퍼 박막화, 정밀한 정렬 및 다음 계층에 대한 하이브리드 본딩이 필요하기 때문입니다.

기타 프로세스
모든 칩 제조업체가 EUV 리소그래피가 필요한 최첨단 칩을 생산하는 것은 아닙니다. 많은 팹이 193nm 리소 및 식각 공정을 확장하고 있습니다.

"우리는 최근 도입하기 시작한 고온 SOC 소재를 보유하고 있습니다. 이 소재는 패터닝 기능을 확장하고 CVD 레이어나 마스크의 밑층으로 사용되든 더 높은 온도를 견딜 수 있습니다."라고 반도체 제품 다양화 책임자인 Brian Wilbur가 말했습니다. 브루어 사이언스.

벌 가장 조밀한 금속 라인의 경우 이중 다마신 집적 방식에서 구리 이외의 인터커넥트의 감산 증착 및 에칭으로 극적인 전환을 겪을 것으로 예상됩니다. 여기에서 루테늄과 몰리브덴이라는 두 가지 금속이 가장 철저하게 개발되었습니다. 그러나 몰리브덴은 에칭 중에 산화될 가능성이 더 높기 때문에 이중 다마신 구조와 더 잘 호환됩니다. 루테늄은 귀금속이므로 동일한 부식 문제가 없지만 더 비쌉니다.

장치 구조는 또한 가장자리 배치 오류. TEL의 Clark에 따르면 레이어에서 레이어로 그리고 비아와 라인 사이에 자체 정렬을 위한 새로운 체계가 필요할 것이라고 합니다. "첫 번째 구현은 DRAM의 매립형 워드 라인, 더 높은 열 안정성과 더 낮은 저항률 또는 라이너리스 금속이 필요한 로직을 위한 작은 피치 MOL 금속 레이어와 같은 것입니다."

차세대 개발
장기적으로 업계는 디바이스를 백엔드 인터커넥트 레이어에 통합하기 위해 더 낮은 열 예산 백엔드 공정(300°C보다 400°C에 가까움)으로 이상적으로 전환할 것입니다.

TEL의 Clark 씨는 “업계에서는 장치를 더 많은 계층으로 구축하기 시작할 실질적인 필요성이 있습니다.”라고 말했습니다. "즉, BEOL 열 예산에서 BEOL 내에 구축된 메모리 및 논리 장치가 필요합니다."

지금까지 반도체 산화물을 사용하여 만든 장치는 메모리 장치를 논리 BEOL 흐름에 통합하거나 DRAM의 메모리 어레이 위에 CMOS 어레이를 구축하는 데 모두 유망한 것으로 보입니다.

또 다른 실질적인 변화는 2D 재료의 통합과 관련이 있으며, 연구 기관과 선도적인 칩 제조업체는 이미 테스트를 시작했습니다. 이황화 텅스텐 또는 이황화 몰리브덴과 같은 재료의 에칭 공정이 고려되고 있습니다. 필름은 하나의 단층 재료로 구성되어 있어 이를 통합하기 위한 팹 프로세스를 개발하는 것은 매우 어렵습니다.

지속 가능성
칩 제조업체와 재료 공급업체는 탄소 배출량을 줄이기 위해 대체 화학 물질을 추구하고 있습니다. 에칭에서 주범은 지구 온난화 가능성이 높은 불소 가스입니다.

imec의 Bézard는 "문제가 되는 PFOS(perfluorooctane sulfonic acid)가 있는 이유는 분자가 매우 안정적이기 때문입니다."라고 말했습니다. "대기에서의 빛 또는 화학 반응으로는 분해하기에 충분하지 않습니다."

그는 산소 함량이 더 높은 다수의 대체 가스 혼합물이 더 쉽게 해리되고 더 낮은 GWP를 갖는다고 말했습니다. "그러나 모든 후보자는 시작하기 위해 좋거나 더 높은 성능을 제공해야 합니다."

그러나 지속 가능성은 특별히 식각 또는 증착 문제가 아닙니다. 새로운 재료의 영향이 장치 처리 전체에 영향을 미치는 리소그래피에서 패키징에 이르는 전체적인 산업 과제입니다.

참조
1. K. 더비셔, "차세대 트랜지스터의 차이점", 반도체 공학, 20년 2022월 XNUMX일.

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• 출처: https://semiengineering.com/etch-processes-push-toward-higher-selectivity-cost-control/