고속 유선 송신기의 설계 과제

고속 유선 송신기의 설계 과제

타임 스탬프 : 27 년 2023 월 3 일 오전 08:XNUMX
소스 노드 : 2613231

사마드 파레크(Samad Parekh)와 노만 하이(Noman Hai)

더 높은 대역폭의 네트워킹 장비와 클라우드 및 하이퍼스케일 데이터 센터의 연결에 대한 필요성으로 인해 스위치 기술이 25T(테라바이트)에서 50T, 곧 100T로 전환되고 있습니다. 업계에서는 현재 112G SerDes 기술과 224Gb/s에서 작동하도록 설계된 차세대 아키텍처를 사용하여 스위치 시장을 주도하기 위해 이더넷을 선택했습니다. 이러한 데이터 속도는 전체 SerDes 트랜시버에 극심한 문제를 야기합니다. 이 기사에서는 멀티플렉서 아키텍처 선택, 이퀄라이저 설계, 데이터 직렬화 속도, 적절한 출력 드라이버 선택 및 신호 무결성 보장을 포함하여 고속 송신기에 제기된 몇 가지 과제를 검토합니다.

직렬화 및 다중화 문제

유선 송신기의 전체 구조를 소개하는 것부터 시작하겠습니다. 송신기(TX)는 여러 개의 저속 병렬 데이터 스트림을 가져와 단일 고속 데이터 스트림으로 직렬화한 다음, 데이터를 다른 쪽 끝에서 인식할 수 있는 방식으로 채널을 통해 전송합니다.

그림 1: TX의 블록 다이어그램

데이터는 먼저 일련의 멀티플렉서(MUX)에 들어갑니다. 여기서 각 연속 단계는 입력 수를 절반으로 줄이고 하나의 데이터 스트림이 있을 때까지 출력 데이터 속도를 두 배로 늘립니다. 직렬화되어야 하는 112Gb/s에서 실행되는 64개의 입력이 있는 1.75Gb/s의 경우를 생각해 보십시오. CMOS 로직이 처음 몇 단계로 사용될 수 있는 반면, 후반 단계는 CML 기반(전류 모드 로직)으로 전력 속도 균형을 충족시키기 위해 더 높은 스위칭 속도를 수용할 수 있습니다[1].

전체 속도 TX 아키텍처는 아래와 같습니다.

그림 2: 최대 속도 TX 아키텍처.

최종 플립플롭(FF)에는 엄격한 타이밍 및 클로킹 요구 사항이 있습니다. 그러나 체인을 위로 올라가면 클럭이 분할되고 타이밍 요구 사항도 완화됩니다. 그림 2에서 직렬화 단계는 2개의 래치 1:XNUMX MUX로 표시되며 이 특정 MUX 구조는 직렬화기 단계에서 계속될 수 있습니다. 그러나 XNUMX래치 MUX, XNUMX래치 MUX, 래치 없음 MUX 또는 이러한 회로의 조합을 포함한 다른 MUX 아키텍처도 사용할 수 있습니다.

고속 송신기를 위한 등화 기술

데이터가 직렬화된 후에는 통신 채널의 주파수 종속 손실을 보상하기 위해 균등화되어야 합니다. 가장 일반적으로 이 균등화는 이산 시간 FFE(Feed Forward Equalizer)를 사용하여 수행됩니다. 이산 시간 FFE 아키텍처는 저잡음 증폭, 프리커서를 취소하고 탭 가중치를 정확하게 제어하는 ​​기능, 칩 내 회로 구현 측면에서 효율성이라는 이점을 제공합니다. 아래 그림 3은 PrimeWave 디자인 환경 FFE가 닫힌 눈을 균등화할 수 있는 방법에 대해 설명합니다.

그림 3: 시뮬레이션된 FFE 균등화 후 열린 눈을 보여주는 FFE 예 프라임심.

시간이 지남에 따라 업계는 그림 4와 같이 변조 및 FFE 평준화가 디지털 영역에서 수행되는 더욱 유연한 DSP-DAC 기반 아키텍처로 전환했습니다.

그림 4: 아날로그와 DSP 기반 TX 아키텍처.

TX DAC 해상도는 다양한 프로토콜에 대해 지정된 FFE 해상도에 따라 결정됩니다. 이더넷 애플리케이션의 경우 DAC 분해능은 약 7비트이며 이진수 또는 온도계 코딩 슬라이스 또는 이 둘의 조합으로 구현될 수 있습니다. 설계 결정은 선형성, 출력 커패시턴스, 면적 및 전력 소비 간의 균형을 맞추는 것입니다.

데이터 직렬화 속도 선택: 절반 속도, 분기 속도, 8진 속도

최종 데이터 직렬화 속도를 선택하는 것은 매우 중요한 설계 결정입니다. 속도가 높을수록 클록 속도 요구 사항이 완화되고 클록 위상 수가 많아지고 멀티플렉서 출력 커패시턴스가 증가하는 대신 전력 소비가 줄어들기 때문입니다. 그림 5에는 최종 플립플롭을 제거하고 분할된 클록의 두 단계를 모두 활용하는 절반 속도 TX 아키텍처가 나와 있습니다.

그림 5: 절반 속도 TX 아키텍처.

그러나 이 두 단계의 듀티 사이클은 최종 출력 아이의 품질에 영향을 미칩니다. 이러한 절반 속도 아키텍처 개념은 6/100 또는 XNUMX진 속도 MUX로 확장될 수 있습니다. 설계 선택의 장단점은 그림 XNUMX에 나와 있습니다. 최근 연구에 따르면 XNUMXGb/s 송신기는 클록에 대한 완화된 요구 사항으로 인해 쿼터 속도 아키텍처를 활용합니다.

그림 6: 데이터 속도와 클록 주파수 비교.

멀티플렉서의 출력 드라이버 옵션 비교: 전류 모드 로직과 소스 시리즈 종료

MUX의 최종 출력은 채널 손실을 보상할 수 있을 만큼 충분한 스윙으로 채널 전체에 걸쳐 구동되어야 하며 동시에 전력 소비를 억제해야 합니다. 출력 드라이버에는 주로 CML(전류 모드 로직)과 VML(전압 모드 로직)(SST(소스 시리즈 종료)라고도 함)의 두 가지 선택 사항이 있습니다. 이는 그림 7에 나와 있습니다. 드라이버의 장단점이 요약되어 있습니다. 표 1에서.

그림 7: CML 및 SST 기반 드라이버.

표 1: CML과 SST 기반 드라이버 비교.

신호 무결성 최적화

PMN(Pad Matching Network)은 출력 눈의 신호 무결성에 매우 중요합니다. 50GHz 미만의 애플리케이션에는 간단한 T-코일과 파이코일이 사용되었지만 100Gb/sa보다 높은 데이터 속도에는 9th 그림 8에 표시된 것처럼 일반적으로 LC 네트워크는 드라이버, ESD 및 출력 패드 커패시턴스를 분리하는 데 사용됩니다. 이 배열은 이론적으로 출력 대역폭을 2.8배 확장합니다. 설계는 대역폭, 반사 손실 및 그룹 지연에 대해 최적화되어야 하며, 광범위한 3D 전자기 모델링과 다이 및 패키지 시뮬레이션이 필요한 경우가 많습니다. Synopsys 맞춤형 디자인 플랫폼.

그림 8: 패드 매칭 네트워크.

Synopsys 224G 및 112G 이더넷 IP

업계 최고의 공급업체로서 고속 SerDes IP, Synopsys는 설계자가 고성능 컴퓨팅 SoC의 효율적인 연결 요구 사항을 충족할 수 있도록 최고의 전력, 성능 및 영역을 갖춘 포괄적인 포트폴리오를 제공합니다. Synopsys 설계 팀은 800G/1.6T 고성능 컴퓨팅 SoC로 인한 설계 문제를 해결하기 위한 다양하고 새로운 방법을 개발했습니다. 224G 이더넷 PHY IP 와 112G 이더넷 PHY IP. 반나절 동안 프레젠테이션을 진행하는 ISACS 2023에 참여하세요. 지도 시간 이 주제에 대한 더 심층적인 토론을 원하시면

Noman Hai는 Synopsys의 IP 솔루션 그룹 아날로그 설계 팀 관리자입니다.

참조

[1] B. Razavi, "광대역 회로에서 속도-전력 균형 깨기: 최대 56GHz 트랜시버에 대한 설계 기술 검토", IEEE Nanotechnology Magazine, vol. 16, 아니. 3, pp. 6-15, 2022년 10.1109월, doi: 2022.3160770/MNANO.XNUMX.

타임 스탬프 :

더보기 세미 엔지니어링