실시간 드룹 응답을 위한 적응형 클록 기술

플라톤에 의해 재발행

팔로워 : 0

집적 회로 용어에서 드룹은 회로에서 발생하는 전압 강하입니다. 이것은 잘 알려진 현상이며 다음과 같은 이유로 발생할 수 있습니다. 전원 공급 장치가 칩이 설계된 작동 범위 아래로 떨어지면서 드룹이 발생합니다. 전도성 요소에 의해 설계된 것보다 더 많은 전류가 소모되어 처짐이 발생합니다. 경우에 따라 전원 공급 장치의 신호 간섭 또는 노이즈로 인해 전압 변동이 발생하여 드룹이 발생할 수 있습니다.

Droops는 회로 작동에 영향을 줄 수 있습니다. 칩의 성능 저하로 인해 처리 시간이 길어지는 것이 그러한 영향 중 하나입니다. 그러나 다음은 보다 심각하거나 치명적인 영향 중 일부입니다. 이 칩은 성능 수준을 유지하기 위해 더 많은 전류를 끌어들일 수 있어 전력 소비와 열 발산이 증가합니다. 이로 인해 칩의 수명이 단축되고 심각한 경우에는 설정 및 홀드 변동으로 인해 칩이 완전히 고장날 수 있습니다. Droops는 또한 출력에서 데이터 손상 또는 오류를 유발할 수 있습니다. 이것은 칩의 정확성과 신뢰성에 의존하는 애플리케이션에 매우 심각한 문제입니다.

당연히 드룹 현상은 칩과 시스템을 설계할 때 심각하게 고려됩니다. 드룹을 완화하는 가장 일반적인 방법은 전원 공급 장치 디커플링, 전압 조정, 회로 최적화 및 시스템 수준 전력 관리입니다. 처짐 완화 솔루션을 설계할 때 칩이 작동할 조건과 작동 환경을 신중하게 고려합니다.

현대의 문제

SoC가 더 복잡해짐에 따라 드룹 문제도 상당히 복잡해질 수 있습니다. SoC 설계는 처짐 완화를 위한 최적화 외에도 성능, 전력, 비용, 폼 팩터 등을 최적화해야 합니다. 때때로 이러한 최적화 목표는 서로 경쟁할 수 있으며 카운터를 실행하고 트레이드오프를 만들어야 합니다. 예를 들어 SoC 설계자는 작동 전압을 높이고 마진을 추가하여 로컬 및 글로벌 드룹을 피할 수 있지만 이러한 상승은 XNUMX차적으로 전력을 증가시킵니다. 또는 설계자는 클록 생성을 드룹에 맞게 조정하여 성능을 클록 생성 스위칭 시간의 함수로 만들 수 있습니다.

결과적으로 데이터 센터 컴퓨팅 및 AI 공간의 대형 SoC는 드룹에 특히 취약합니다. 고객의 워크로드는 매우 다양하고 역동적이어서 스위칭 활동 및 전류 소모에 상당한 변동이 있습니다. 물론 시스템은 드룹 문제를 해결하지 않고 방치할 수 없습니다. 부정확한 출력이나 칩의 치명적인 오류로 인한 잠재적인 책임은 오늘날의 시스템과 애플리케이션에 비해 너무 높습니다.

국지적인 처짐 문제

응용 프로그램별 가속기는 범용 프로세서와 함께 널리 사용되어 오늘날의 까다로운 컴퓨팅 환경에 필요한 성능과 전력 효율성을 제공합니다. 그러나 이러한 가속기뿐만 아니라 증가하는 코어 수와 워크로드의 비대칭 특성은 국지적인 전압 강하의 위험을 증가시킵니다. 이러한 국지적인 전압 강하는 스위칭 활동의 갑작스러운 증가의 결과이며 일시적인 결함 및 잠재적인 미션 모드 오류를 유발할 수 있습니다.

국부적인 드룹이 발생하면 동적 주파수 스케일링을 통해 그 영향을 완화할 수 있습니다. 이는 프로그래밍 가능한 클록을 사용하여 회로의 타이밍을 조정함으로써 달성됩니다. 프로그래밍 가능한 클록을 사용하면 클록 주파수와 타이밍을 회로의 현재 작동 조건에 따라 동적으로 조정할 수 있습니다.

Movellus를 사용하면 국소화된 처짐을 쉽게 해결할 수 있습니다.

선도적인 디지털 시스템 IP 제공업체인 Movellus는 국부적인 처짐을 해결하기 위해 Aeonic Generate 제품군을 개발했습니다. Movellus Aeonic 포트폴리오는 신속한 처짐 반응을 제공하는 적응형 클럭킹 솔루션을 제공합니다. 포트폴리오에는 적응형 클럭킹 시스템이 포함됩니다. 빌딩 블록은 합성 가능한 Verilog로 구축되어 본질적으로 유연합니다. 이 솔루션은 광범위한 고급 SoC 애플리케이션을 위해 구성, 스캔 및 프로세스 이식이 가능합니다.

Aeonic Generate 제품군도 기존 아날로그 솔루션보다 훨씬 작습니다. 결과적으로 설계자는 영역에 큰 영향을 주지 않고 필요한 세분성으로 IP를 인스턴스화할 수 있습니다. 또한 설계가 더 미세한 공정 형상으로 이동함에 따라 Aeonic Generate 영역은 계속 확장되어 향후 설계에 이상적인 솔루션이 됩니다.

몇 가지 사용 사례

Movellus의 다음 그림은 지역화된 드룹 지원을 위해 Aeonic Generate AWM 플랫폼을 사용하는 ADAS 프로세서의 아키텍처 예를 보여줍니다. 설계자는 AWM 모듈을 애플리케이션별 하위 블록 또는 가속기와 페어링하여 글리치가 없고 빠른 주파수 편이로 5개의 클록 주기 내에서 작업 부하로 인한 국부적 드룹에 대응합니다. 이 접근 방식은 ADAS, XNUMXG 및 데이터 센터 네트워킹 시장에서 국지적인 드룹 문제를 해결하기 위한 안정적이고 효율적인 솔루션을 제공합니다.

Movellus의 다음 그림은 지역화된 드룹 지원을 위해 Aeonic Generate를 사용하는 다양한 프로세서 SoC의 아키텍처 예를 보여줍니다. 설계자는 Aeonic Generate AWM 모듈을 프로세서 클러스터 및 관련 전압 도메인에 대한 처짐 감지기와 결합하여 작업 부하로 인한 국부적 처짐에 신속하게 대응합니다. 이를 통해 설계자는 인접 프로세서 클러스터의 성능을 변경하지 않고 국부적이고 독립적인 드룹 응답을 제공할 수 있습니다.

요약

애플리케이션별 가속기를 포함하는 이기종 SoC에서 국지적인 전압 강하가 발생할 수 있습니다. 이러한 드룹은 ADAS, 데이터 센터 네트워킹 및 5G 애플리케이션에서 타이밍 결함, 일시적인 결함 및 미션 모드 오류로 이어질 수 있습니다. 시스템 설계자는 적응형 클럭킹을 구현하여 이러한 드룹에 대응하고 영향을 완화할 수 있습니다.

고성능 클록 생성 IP 제품의 Movellus™ Aeonic Generate Adaptive Workload Module(AWM) 제품군은 Aeonic Intelligent Clock Network™ 아키텍처의 일부입니다. 자세한 내용은 Movellus'를 참조하십시오. Aeonic Generate™ AWM 페이지.