ピン効率の高い CXL インターフェイスを備えたサーバー設計 (ジョージア工科大学)

「A Case for CXL-Centric Server Processors」というタイトルの新しい技術論文が、ジョージア工科大学の研究者によって執筆されました。

要約：
「メモリ システムは、サーバー プロセッサのパフォーマンスを決定する主要な要素です。 コア数とデータセットが増え続けると、メモリ システムのより高い帯域幅と容量、さらにはより低いレイテンシーが求められます。 需要の増大に対応するため、過去 XNUMX 年間にわたってメモリへの主要なプロセッサ インターフェイスであった DDR は、世代ごとにより高い帯域幅を提供してきました。 ただし、各パラレル DDR インターフェイスには多数のオンチップ ピンが必要なため、プロセッサのメモリ帯域幅は最終的には希少なリソースであるピン数によって制限されます。 帯域幅が限られているため、通常、各メモリ チャネルに対して複数のメモリ リクエストが競合し、その結果、大幅なキュー遅延が発生し、DRAM のサービス時間に影を落とし、パフォーマンスが低下することがよくあります。

プロセッサへのすべての DDR インターフェイスをよりピン効率の高い CXL インターフェイスに置き換えることで、メモリ帯域幅の制限を克服するサーバー設計である CoaXiaL を紹介します。 CXL の広範な採用と業界の勢いにより、このような移行が可能になり、適度なレイテンシ オーバーヘッドで DDR と比較して 4 倍高いピンあたりの帯域幅が提供されます。 幅広いワークロードにおいて、CXL の遅延プレミアムは、より高い帯域幅によって相殺される以上であることを実証します。 CoaXiaL はメモリ リクエストをより多くのチャネルに分散するため、キュー遅延が大幅に削減され、メモリ アクセス レイテンシの平均値と分散の両方が減少します。 さまざまなワークロードでの評価では、CoaXiaL がメニーコアのスループット重視サーバーのパフォーマンスを平均 1.52 倍、最大 3 倍向上させることがわかりました。」

見つける テクニカルペーパーはこちら。 2023 年 XNUMX 月。

著者: アルバート・チョー、アニッシュ・サクセナ、モイヌディン・クレシ、アレクサンドロス・ダグリス。 arXiv:2305.05033v1。
https://doi.org/10.48550/arXiv.2305.05033

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• 情報源： https://semiengineering.com/server-design-with-pin-efficient-cxl-interface-georgia-tech/