RISC-V コアと NoC のペアリングにより SoC プロトコルが連携 – Semiwiki

設計者には、RISC-V ソリューションを差別化するための多くの方法があります。 XNUMX つのパスは、仕様に応じたさまざまな RISC-V コアのカスタマイズと拡張につながります。 もう XNUMX つは、XNUMX つ以上の RISC-V コアを中心とした完全なシステムオンチップ (SoC) 設計における IP ブロックの選択と組み立てに焦点を当てています。 XNUMX 番目の方法は、RISC-V コアと他の IP ブロックを、単純なバス構造ではなくネットワーク オン チップ (NoC) で相互接続する方法です。 それはハイエンドだけではありません。RISC-V コアと NoC を組み合わせることで、オンチップ プロトコルを使用してあらゆるワークロードでデータを効率的に流す必要がある多くの SoC 設計の課題に答えられます。

高度な相互接続スキームにより変化するパフォーマンス層

ゲート、コア、ペリフェラル ブロックの数を単純に数えるだけでは、SoC 設計の潜在的なパフォーマンスを説明できなくなります。 Semico Research によると、現在では相互接続スキームによって SoC パフォーマンス層間の境界線が定義されており、相互接続が単純なバス構造からより洗練されたスキームに変化する新しい層が開かれています。

Semico の更新された定義では、マルチコア設計の普及、複雑な設計とみなされるもののより高い基準、そしてその後の「マイクロコントローラー」と「SoC」の間の曖昧な境界という XNUMX つの力が働いていることが認識されています。 Semico の最新の見解では、XNUMX つの最新のプロセッサ コアが多くのゲートを引きずる可能性があるため、メトリクスとしてのゲート数の概念は消滅します。 複雑さは相互接続の関数となり、サブシステムやさまざまな IP ブロックによって異なります。

SoC パフォーマンス層、画像提供: Semico Research Corp.

単一のプロセッサコアとバスを巡って継続的に競合しない低デューティサイクルの周辺機器を備えた部品など、単純なバスで十分な場合、セミコはコモディティコントローラ層を検討しています。 それ以上のものはすべて SoC になり、おそらく少なくともいくつかのペリフェラルがオンチップの帯域幅とプロセッサ コアからの注目を争うようになります。 上位の SoC 層には複数のコアと複数の IP サブシステムがあり、それぞれが調整された相互接続テクノロジーを備えています。

NoC はより多くのプロトコルとサブシステムを採用します

RISC-V は、より強力なコアが登場するにつれて、これらのパフォーマンス層を急速に引き上げてきましたが、Semico スケールの下限でも同様に適用可能です。 ただし、RISC-V 設計者は、上位層に見られる複雑な相互接続スキームの経験が少ない場合があります。 「RISC-V 相互接続として TileLink が真っ先に思い浮かぶかもしれませんが、より複雑なシナリオでは使用が難しい場合があります」と Arteris のソリューションおよびビジネス開発担当副社長の Frank Schirmeister 氏は述べています。

NoC の優れた点は、異なるプロトコルを使用してサブシステムを接続できることです。SoC 設計者は、中程度の複雑さでも複数のプロトコルに遭遇する可能性があります。 AXI は、シンプルな IP ブロック接続の競争の場を平準化しました。 共同処理ブロックを備えたマルチコア ソリューションにはキャッシュ コヒーレンスが必要であり、CHI プロトコルが誕生します。 I/O メモリの共有は、より高速な CXL 相互接続の形成に役立ちました。 「さまざまなサブシステムやプロトコルを使用してコンピューティングとトランスポートを共同最適化するときは、NoC の方が優れたソリューションです」とシルマイスター氏は続けます。

RISC-V コアと NoC の組み合わせはどのようなものになるでしょうか? Arteris の顧客である Tenstorrent は、その可能性を垣間見ることができます。 彼らの最近の焦点は、RISC-V コア、機械学習アクセラレーション IP、および多くのエッジ AI アプリケーションで使用される標準ペリフェラルを組み合わせた再利用可能なチップレットの作成です。 大規模なシングル ダイ実装は、Arteris Ncore キャッシュ コヒーレント インターコネクトと Arteris FlexNoC 非コヒーレント インターコネクトのいくつかのセグメントを使用して、次の図のようになります。

画像提供：アルテリス

スマート メモリ コントローラー (SMC) は、メモリを大量に使用するアプリケーションに高性能のサーバー グレードのメモリ接続を提供します。 名前のない「チップレット リンク」は、より緊密なチップレット統合のために最適化された比較的新しい仕様である UCIe である可能性があります。 新しいサブシステム相互接続が出現した場合、NoC のセクションを適応させる方が、チップ全体の構造全体を解体するよりも管理しやすくなります。

RISC-V コアと NoC を組み合わせることで、リスクと市場投入までの時間が短縮されます

この図が複雑に見えるのは当然ですが、おそらくほとんどの RISC-V アプリケーションは現時点ではそれほど複雑ではないので、次のことを考慮してください。チップレットはすでに統合をさらに高度に推進しています。 現在の高度な RISC-V マルチコア部分は、イノベーションが加速するにつれて、来年のバリュー SoC となるでしょう。

Arteris Ncore および Arteris FlexNoC 開発ツールは実装用に RTL を出力するため、いくつかの利点があります。 物理的な NoC の推定は、EDA ワークフローでは簡単です。 パイプラインのステージ数などの NoC パラメーターの調整も、EDA ツールで数回クリックするだけで行えます。 サブシステム プロトコルを追加するための上記の変更も簡単に実行できます。 「ハイエンドでは、ユーザーは当社の NoC 専門知識にすぐにアクセスできます」とシルマイスター氏は言います。 「ローエンドでは、当社のツールはファーストパスの成功に向けて使いやすく、複雑な相互接続を伴うより野心的な将来のプロジェクトに成長の道筋を提供します。」

RISC-V コアと NoC を組み合わせると、もう XNUMX つの IP ブロックが設計に入り込み、チップ全体に相互接続の再設計の波紋を引き起こすリスクが軽減されます。 また、DIY の相互接続構造と比較して、複雑な SoC 設計の市場投入までの時間を短縮します。 ここでは、帯域幅や電力管理など、NoC の他の利点については説明していませんが、RISC-V 設計における NoC の利点は、多様なプロトコルの組み合わせを考慮するだけでも強力です。

アルテリスのウェブサイトにアクセスしてください NoC の詳細については、 およびその他の製品。

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• 情報源： https://semiwiki.com/ip/arteris/336086-pairing-risc-v-cores-with-nocs-ties-soc-protocols-together/