機械学習、画像処理、その他の高度な CPU アプリケーション向けの次世代オンチップ メモリとして ReRAM を開発

最新の CPU デバイスの動作では、エネルギー消費とタイミング遅延の 80% ～ 90% は、CPU とオフチップ メモリ間のデータの移動によって引き起こされます。このパフォーマンス上の懸念を軽減するために、設計者は CPU にオンチップ メモリを追加しています。従来、SRAM はオンチップ CPU メモリのタイプとして最も広く使用されてきました。残念ながら、SRAM は現在、数百メガバイトのサイズに制限されています。このオンチップ メモリの制約は、最先端のアプリケーションには不十分である可能性があります。

AI 言語モデルのプログラミングや 8K UHD ビデオの画像処理などの将来の CPU アプリケーションでは、10 テラバイト/秒の範囲の I/O メモリ アクセス帯域幅が必要になります。これらの帯域幅要件を満たすには、オンチップ CPU メモリのサイズが 1 テラバイトを超える必要があります。これらの将来のオンチップ メモリ要件を満たすには、SRAM の代替が必要になる可能性があります。この問題に対する考えられる解決策の 1,2,3 つは、抵抗性ランダム アクセス メモリ (ReRAM) を使用することです。 [XNUMX]

ReRAM デバイスは、メモリスタ材料を含む不揮発性メモリ セルです。これらの材料は誘電絶縁体として機能します。十分に高い電圧が印加されると、導電パスが形成されます。メモリスタとして使用される典型的なメモリ材料には HfO が含まれます。₂、タ₂O₅、およびTiO₂。 [4] 電子回路を使用してメモリ セルの抵抗状態を読み取り、メモリ セルがプログラムされているか消去されているかを判断し、メモリ ビットの状態を識別することができます。 ReRAM メモリ セルは、3D-NAND アーキテクチャと同様に垂直に積層して、記憶密度を高めることができます。

この記事では、 SEMulator3D 仮想ファブリケーション 潜在的な 3D ReRAM アーキテクチャのプロセス パスファインディングと視覚化に使用されます。 ReRAM デバイスの埋め込みチャネル トランジスタの Id-Vg 性能とともに、メモリ セル形状の関数としてセル抵抗を推定します。

3D ReRAM モデルを図 1 に示します。このデバイスには、六角形の間隔で配置されたピラーを備えた 64 層のワード線 (WL) があります。ワード線は、金属導体と酸化物誘電体の交互層で形成されます。ピラーはWLを通してエッチングされ、その後、メモリ材料の薄層がピラーの側壁に堆積されます。形状記憶材料はピラーの底部と上部から除去され、ピラーの側壁に材料のみが残ります。次に、柱は高融点金属とタングステンで充填されます。

アレイ層の下には、ゲートオールアラウンド電界効果トランジスタ (GAA FET) のソース、ドレイン、ゲートへのコンタクトと金属相互接続があります。トランジスタのドレインはメモリ アレイ ピラーに接続され、WL 回路と結合して各メモリ セルに機能を提供します。

メモリセルは、金属導体のワード線と高融点金属電極の 2 つの金属電極で構成されています (図 XNUMX)。このデバイスの仮想プロセス シミュレーション中に、プロセス変数を使用してメモリスタを設定およびリセットします。意図的に電圧を印加すると、導電性フィラメントと呼ばれる微細な導電経路が形成されます。異なる極性の電気信号が印加されると、メモリスタ内の荷電イオンが移動して、導電性フィラメントを形成 (セット) または溶解 (リセット) します。

導電性フィラメントの抵抗はプログラム電圧によって異なります。低抵抗状態は 10k オーム (セット) の範囲にあり、高抵抗状態は 1M オーム (リセット) の範囲にあります。 [5] 私たちは 3D ReRAM デバイスのスイッチング抵抗を実証する仮想モデルを開発しました。その結果を図 3 に示します。メモリスタの高抵抗状態は、低抵抗状態の約 100 倍の抵抗です。

次に、仮想実験計画法 (DOE) を実行して、メモリ セルの抵抗比とメモリ セルのサイズおよび形状の相関関係をよりよく理解しました。実験の変数は、ピラー CD、WL の厚さ、およびメモリスタの厚さでした。 DOE 結果の分析により、ピラー CD とメモリスタの厚さが最も重要な応答を引き起こしたことが示されています。図 4 は、これら 3 つの変数に対するメモリ セルの抵抗比の等高線図を示しています。ピラー半径とメモリスタの厚さが高い値では、メモリセルの抵抗が XNUMX 倍変化しました。研究範囲全体にわたるメモリセルの形状の違いは、メモリスタのメモリ状態を読み取る能力には影響を与えませんが、セル当たりマルチビットデバイスのプログラム状態を識別する能力には影響を与える可能性があります。

メモリスタは、電流 < 0.10 uA、電圧 < 0.5 V を使用してプログラムできます。これらの電圧と電流の設定により、メモリスタ (ReRAM メモリ) をオンチップ メモリとして高度なロジック デバイスに簡単に統合できるようになります。 SEMulator3D デバイス シミュレーションでは、GAA FET アンダーアレイ トランジスタがメモリスタ メモリ セルのセットおよびリセット状態に必要な電圧と電流を駆動できることが以前に実証されました。 [6]

最新の CPU デバイスの 3 つの大きな問題は、エネルギー消費と、CPU とオフチップ メモリ間のデータ移動によって生じる遅延時間です。オンチップ メモリのサイズを増やすと、これらの問題が解決される可能性があります。この研究では、SEMulatorXNUMXD を使用して、オンチップ メモリ用の CPU の代替 SRAM (ReRAM) の統合を調査しました。仮想モデルを使用して、個々のメモリスタ セルのプロセス ステップと潜在的なレイアウト問題をよりよく理解しました。また、メモリスタのセット状態とリセット状態、およびワード線抵抗に対するデバイス寸法（メモリセルの形状とサイズ）の影響を調べる研究も実行しました。私たちは、GAA pFET トランジスタの電気出力を使用してメモリスタ セルをセットおよびリセットすることにより、ReRAM オンボード メモリを高度なロジックと統合できることを強調しました。これらの結果は、抵抗性ランダム アクセス メモリ (ReRAM) が将来の高帯域幅ロジック アプリケーションにとってオンボード SRAM メモリの有望な代替品であることを裏付けています。

参考文献

1. ランザ、マリオ (2014)。 「High-k 誘電体における抵抗スイッチングに関するレビュー: 導電性原子間力顕微鏡を使用したナノスケールの視点」。資料、vol. 7、第 3 号、2155 ～ 2182 ページ、doi:10.3390/ma7032155。
2. N. Sedghi 他、「ALD Ta2O5 における窒素ドーピングの役割と RRAM におけるマルチレベル セル スイッチングへの影響」、2017 年 10.1063 月、Applied Physics Letters、DOI:1.4978033/XNUMX
3. Y. Bai 他、「3D 垂直抵抗スイッチング メモリのマルチレベル特性の研究」Scientific Reports volume 4、記事番号: 5780 (2014)
4. チェン、YC、サーカー、S.、ギブス、JG、フアン、Y.、リー、JC、リン、CC、およびリン、CH (2022)。 「低電力クロスバー アレイ アプリケーション用のナノ ヘリカル形状デュアル機能抵抗メモリ」、ACS Applied Engineering Materials、1(1)、252-257。
5. Y. Wu ら、「Nanometer-Scale HfOx RRAM」、IEEE Electron Device Letters、巻: 34、発行: 8、2013 年 10.1109 月)、doi:2013.2265404/LED.XNUMX
6. V. Sreenivasulu ら、「低電力および高スイッチングに向けた GAA ナノワイヤ FET の回路解析と最適化」、11 年 2021 月 10.1007 日、コンピューター サイエンス、doi:12633/s022-01777-6-XNUMX。