チップレットがパンドラの箱を開ける - Semiwiki

プラトン再発行

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チップレット

チップレットは設計の一面を簡素化しましたが、別の面ではパンドラの箱を開けました。それぞれのシミュレーションの複雑さチップレットは低くなりましたが、現在ではチップレット間の相互接続が複雑になっています。人々は、さまざまな相互接続プロトコル、UCIe のバリエーション、UCIe 設定の変更、インターフェイス速度、物理層の数などを実験しています。ここで、AXI などのレガシー標準、PICe6.0 などの新しいプロトコル、キャッシュコヒーレンシをミックスに追加します。

つまり、これにより、まったく新しい一連の実験が作成されます。従来のエミュレーションや RTL モデリングが機能しないものです。まずコンポーネントの選択だけでなく、アーキテクチャのトレードオフに労力を費やす必要があります。これは、トラフィック分析、アプリケーションのパーティショニング、システムのサイジング、およびさまざまな種類の物理層の影響を実行する必要があることを意味します。また、アプリケーションに応じて、ベンチマークは大きく異なります。

UCIe 仕様は新しいため、明確なベンチマークはありません。また、UCIe 仕様では、遅延と電力に関するガイダンスのみが提供されています。どちらも厳しい要件です。これは、電力パフォーマンス領域の調査が避けられないことを意味します。 PCIe 6.0、UCIe、AXI などのプロトコル間変換があるため、モデリングのセットアップは複雑です。

1 つの解決策は、次を使用してシステムモデリングを検討することです。ビジュアルシムからミラビリスデザイン。彼らは最近、UCIe システムレベルの IP モデルを発表し、相互接続の多くの使用例をデモンストレーションする予定です。チップレットサミット。設計者をガイドするために、多くの使用例、予想される電力パフォーマンスの結果、最適化のオプションを記載したガイドを発行しました。サミットでは論文発表とブースの両方を開催します。そこであなたに会えたらいいですね！

また、人々が入手できる論文へのリンクは次のとおりです。 UCIe インターコネクトアーキテクチャに基づく異種コンピューティングシステムのパフォーマンスモデリング

要約：

最先端ノードにおける今日の複雑なチップ設計は、通常、複数のダイ (またはチップレット) で構成されています。このアプローチにより、異なるメーカーやプロセスのダイや再利用可能な IP が可能になります。設計者は、このような複雑な状況のさまざまな実装を評価するためのシステムレベルのモデルを必要とします。

システム例は、I/O チップレット、低電力コアチップレット、高性能コアチップレット、オーディオビデオチップレット、およびアナログチップレットで構成され、Universal Chiplet Interconnect Express (UCIe) 標準を使用して相互接続されています。

私たちのチームは、高度なパッケージと標準パッケージ、さまざまなトラフィックプロファイルとリソース、到達範囲を拡張してタイムアウト時にイベントを評価するリタイマーなど、いくつかのシナリオと構成を検討しました。ミッションアプリケーション向けの UCIe インターコネクトの長所と短所を特定することで、パフォーマンス、電力、機能の要件を満たす各サブシステムの最適な構成を取得することができました。

株式会社ミラビリスデザインについて

Mirabilis Design はシリコンバレーのソフトウェア会社で、製品仕様のリスクを特定して排除し、製品開発に必要な人的リソースと時間的リソースを正確に予測し、多様なエンジニアリング間のコミュニケーションを改善するためのソフトウェアとトレーニングソリューションを提供しています。
チーム。

VisualSim Architect は、知的財産、システムレベルのモデリング、シミュレーション、環境分析、アプリケーションテンプレートを組み合わせて、モデルの構築、シミュレーション、分析、RTL 検証を大幅に改善します。この環境により、設計者は、相互に依存するさまざまな時間と電力の要件を満たす設計に迅速に収束することができます。これは、設計プロセスの非常に早い段階で、仕様書と並行して (およびその補助として)、製品の実装 (RTL、ソフトウェアコード、回路図など) の前に使用されます。