Sono stato invitato a tenere un discorso in plenaria alla conferenza SISPAD nel settembre 2021. Per chiunque non abbia familiarità con SISPAD è una prima conferenza TCAD. Quest'anno per la prima volta SISPAD ha voluto affrontare i costi e il mio intervento è stato "Simulazioni dei costi per abilitare lo sviluppo tecnologico consapevole del PPAC".
Per molti anni lo standard nello sviluppo tecnologico è stato Power, Performance and Area (PPA), ad esempio: nella chiamata sugli utili TSMC 2020-Q4, N3 avrà il 30% di potenza in meno a parità di prestazioni (Power), il 15% di prestazioni in più a stessa potenza (Performance) e densità maggiore del 70% (Area).
Più di recente l'aumento dei costi dei wafer sta determinando la necessità di aggiungere costi come PPAC, Potenza, Prestazioni, Area e Costo. Aziende come TSMC a IEDM 2019 [1], Imec al loro forum tecnologico nel 2020 [2] e Applied Materials a SEMICON West nel 2020 [3], e molti altri si stanno occupando di PPAC.
La pratica corrente durante lo sviluppo di una nuova tecnologia consiste nel definire obiettivi PPA iniziali, identificare progetti per la valutazione PPA, selezionare un'architettura di transistor, sviluppare un flusso di processo iniziale, simulare le prestazioni del transistor ed estrarre un modello SPICE, selezionare un'architettura di cella standard e generare una libreria di celle. La libreria di celle e il flusso di processo vengono quindi inseriti in una suite di simulazione Design Technology Co Optimization come quella offerta da Synopsys per simulare il processo, generare una struttura 3D ed estrarre la netlist parassita. È quindi possibile caratterizzare la libreria, eseguire un progetto fisico e valutare il PPA. Il PPA viene quindi valutato e le iterazioni dell'esperimento progettate possono essere eseguite per raggiungere gli obiettivi PPA in un ambiente di simulazione. Ciò che manca in questo processo è la consapevolezza dei costi. Se la capacità di simulare i costi viene aggiunta a una suite DTCO, il processo può mirare a PPAC e le iterazioni possono essere eseguite in un ambiente di simulazione per raggiungere gli obiettivi PPAC.
Per simulare accuratamente i costi è necessario considerare sia la struttura che esegue il processo sia il processo. Lo stesso processo in due strutture diverse avrà costi diversi, a volte notevolmente diversi. Due processi diversi eseguiti nella stessa struttura avranno costi diversi, a volte notevolmente diversi.
Costo della struttura
La capacità progettata di un fab ha un impatto significativo sui costi. Esiste un'ampia varietà di prestazioni per le apparecchiature fab e maggiore è la capacità di progettazione fab, migliore è l'adattamento della capacità del set di apparecchiature. Ciò si traduce in una maggiore efficienza del capitale e quindi in un minor costo per wafer per i fab di capacità più elevata. Figura 1. Illustra il costo normalizzato del wafer rispetto alla capacità di una fabbrica greenfield che esegue un processo a 5 nm a Taiwan.
Figura 1. Costo del wafer rispetto alla capacità della fabbrica.
Anche il paese in cui si trova una favola influisce sul costo. La Figura 2 confronta lo stesso fab descritto sopra progettato per 40,000 wafer al mese in sei diversi paesi. I costi nella figura 2 sono solo costi operativi e non includono incentivi.
Figura 2. Costo del wafer rispetto al paese.
Un altro fattore di costo critico è l'età della fabbrica. Per un nuovo fab l'ammortamento può rappresentare oltre il 60% del costo di realizzazione di un wafer. La Figura 3 illustra lo stesso fab precedentemente descritto per cinque diversi time frame:
- il primo anno in accelerazione (assumendo un utilizzo medio del 50%).
- Da due a cinque anni, quando la fabbrica viene potenziata ma l'attrezzatura si sta ancora deprezzando.
- Anno sei quando l'attrezzatura viene ammortizzata.
- Anno undici in cui i sistemi dell'impianto vengono ammortizzati.
- Anno sedici in cui l'involucro edilizio viene ammortizzato.
Figura 3. Costo del wafer rispetto all'età della fabbrica.
Un'accurata modellazione dei costi richiede la capacità di definire la capacità della fabbrica, il paese e l'età.
Costo di processo
I costi di processo iniziano con il wafer o il costo dei wafer di partenza. La modellazione deve considerare se il wafer di partenza è un wafer lucido, Epi wafer o wafer speciale come un qualche tipo di SOI. Anche la modellazione deve consentire più di un wafer, ad esempio per i processi in cui due wafer possono essere utilizzati e quindi uniti insieme.
I costi diretti della manodopera sono i costi sostenuti dagli operatori per elaborare i wafer. Nell'attuale generazione di fab da 300 mm ci sono pochi operatori perché i sistemi di trasporto dei wafer abbassano i pod unificati (FOUP) ad apertura anteriore direttamente sullo strumento, ma ci sono alcuni operatori. Le ore di lavoro richieste per un particolare flusso possono essere calcolate maggiormente e viene applicata la tariffa di manodopera appropriata a seconda del paese in cui si trova la fabbrica.
L'ammortamento è il più grande costo singolo nella fabbricazione dei wafer, per i nuovi processi che rappresentano oltre il 60% del costo dei wafer (vedere la figura 6 di seguito). Stime accurate dell'ammortamento richiedono la determinazione dell'attrezzatura richiesta e della produttività per ogni fase del flusso di processo. Un modello accurato deve determinare la generazione appropriata di apparecchiature per un processo, la produttività, il costo delle apparecchiature e lo spazio fisico necessari per le apparecchiature e la creazione di un set completo per una capacità target. Un modello accurato dovrebbe avere tabelle di sfondo dei costi delle apparecchiature e della configurazione per nodo e dei costi di costruzione per lo spazio della camera bianca per consentire calcoli dettagliati dei costi di capitale.
I costi di manutenzione dell'attrezzatura includono i costi per le parti dell'attrezzatura che vengono consumate durante la lavorazione, come gli anelli di quarzo utilizzati nelle camere di incisione, le parti di riparazione per sostituire i sottosistemi dell'attrezzatura che si rompono durante il funzionamento dell'attrezzatura e infine i contratti di servizio dell'attrezzatura. Tutti questi costi devono essere stimati per il set di attrezzature determinato durante i calcoli di ammortamento.
I costi del lavoro indiretto comprendono ingegneri e tecnici che gestiscono il processo e le attrezzature, i supervisori che gestiscono il lavoro diretto e i manager che sovrintendono a tutto. È necessario stimare l'organico e applicare gli stipendi per paese e anno.
I costi dell'impianto includono elettricità, acqua e fognature, produzione di acqua ultrapura, gas naturale, manutenzione dell'impianto, costi di occupazione e assicurazione. Molti di questi costi dipendono dal paese e dall'anno. Un modello accurato deve avere tabelle di sfondo per paese e anno e algoritmi per eseguire i calcoli.
I materiali di consumo sono costituiti da centinaia di materiali diversi consumati dal processo (questi sono distinti dalle parti dell'apparecchiatura consumate durante la lavorazione contabilizzate nella manutenzione delle apparecchiature). I materiali di processo includono cose come gas sfusi, precursori CVD e ALD, materiali di consumo CMP, obiettivi PVD, fotoresist e reticoli e molti altri articoli. Un modello accurato deve avere i costi per anno per migliaia di materiali target per anno e calcolare l'utilizzo del materiale per fase del processo.
Implementazione commerciale
IC Knowledge è il leader mondiale nella modellazione di costi e prezzi per i semiconduttori e ha recentemente sviluppato una tecnologia di simulazione di processo per consentire la definizione del processo passo dopo passo e la stima dei costi (Cost Explorer). Synopsys è leader mondiale negli strumenti TCAD per lo sviluppo e la simulazione della tecnologia. IC Knowledge e Synopsys hanno collaborato per incorporare Cost Explorer di IC Knowledge nello strumento Synopsys Process Explorer utilizzato per simulare la struttura fisica prodotta dal flusso di processo target. Il plug-in Cost Explorer per Process Explorer consentirà agli utenti della suite Synopsys DTCO di definire obiettivi PPAC e progettare processi per soddisfare tali obiettivi in un ambiente virtuale utilizzando esperimenti progettati per ottimizzare simultaneamente tutti e quattro gli elementi di PPAC.
La Figura 4 illustra la soluzione IC Knowledge – Synopsys.
Figura 4. Soluzione commerciale PPAC TCAD.
La tempistica attuale per questa soluzione:
- Stato attuale: beta testing presso un cliente con script sviluppato dal cliente per popolare automaticamente Cost Explorer da Process Explorer. Cominciando a mostrare la capacità di selezionare i clienti.
- Fine 2021: modello di costo esterno con script (script Synopsys) per popolare Cost Explorer da Process Explorer.
- Metà 2022: plug-in Process Explorer completamente implementato e disponibilità commerciale.
Esempi di clienti
Come menzionato nella sezione precedente, i clienti stanno testando la soluzione in versione beta. Il cliente è un grande OEM che utilizza la soluzione DTCO di Synopsys per lo sviluppo della tecnologia. Il cliente sta sviluppando processi FET complementari (CFET) come soluzione di nuova generazione oltre ai FinFET e ai Nanosheet orizzontali (HNS).
La Figura 5 illustra il costo del wafer suddiviso per categoria per un possibile flusso di processo. Nel modello attuale i risultati sono tutti in dollari e rappresentano una specifica configurazione di fab e processo.
Figura 5. Costo del wafer per categoria.
L'OEM voleva valutare come i costi CFET rispetto ai FinFET. Hanno confrontato un FinFET standard, un FinFET con un Buried Power Rail (BPR) (BPR consente una migliore densità), un CFET monolitico con BPR e un CFET sequenziale in cui il processo CFET è diviso tra due wafer che vengono poi uniti insieme, ancora una volta, nel modello attuale i risultati sono tutti in dollari.
Figura 6. Costo del wafer normalizzato rispetto al processo.
La conclusione chiave della figura 6 è che il processo CFET sviluppato da OEM con BPR è competitivo in termini di costi rispetto a un processo FinFET con BPR. Poiché i CFET impilano i dispositivi nFET e pFET, offrono miglioramenti significativi della densità rispetto ai FinFET.
Un'altra conclusione dalla figura 6 è che il processo CFET monolitico è meno costoso del processo CFET sequenziale. Il processo CFET monolitico sviluppato dall'OEM è altamente autoallineato e ottimizzato in termini di costi.
Durante questo lavoro, l'OEM ha anche valutato le opzioni di litografia per l'interconnessione locale confrontando due soluzioni:
- Maschera mandrino di interconnessione locale EUV con taglio EUV e EUV tramite maschera.
- Maschera mandrino di interconnessione locale EUV con taglio DUV multimodello ed EUV tramite maschera.
Poiché il taglio multimodello può essere implementato con uno schema multimodello relativamente semplice, hanno scoperto di poter risparmiare $ 52 anche se ci sarebbe un certo impatto sul tempo di ciclo.
Conclusione
L'accelerazione dell'aumento dei costi per fabbricare wafer all'avanguardia sta determinando la necessità di passare dallo sviluppo della tecnologia basata su PPA allo sviluppo della tecnologia basata su PPAC. La partnership tra IC Knowledge e Synopsys fornirà per la prima volta all'industria la possibilità di progettare per PPAC in un ambiente virtuale prima di eseguire wafer. Questa capacità cambierà le regole del gioco per il settore e consentirà la continua evoluzione della legge di Moore.
Riferimenti
[1] Geoffrey Yeap di TSMC durante il panel Applied Materials IEDM 2019 "Logic: EUV is Here, Now What?, "Power Performance Area Cost Time - PPACT dove le nuove tecnologie devono essere puntuali".
[2] Luc Van Den Hove, Presidente e CEO di Imec, Imec Technology Forum 2020, "Tecnologie per le persone nella nuova normalità", diapositiva 45, "Scaling Roadmap" "Potere - Prestazioni - Area - Costo".
[3] Materiali applicati, "Annuncio di riempimento del gap selettivo", SEMICON West 2020, diapositiva 2, "Potenza, prestazioni, costo dell'area" che include anche t per il time to market.
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