Considerazioni sulla latenza per progetti Ethernet 1.6T

Considerazioni sulla latenza per progetti Ethernet 1.6T

Timestamp: 12 ottobre 2023 3:08
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Dal suo debutto negli anni '1980 con LAN condivise a 10 Mbps su cavi coassiali, Ethernet ha visto progressi costanti, ora con il potenziale per supportare velocità fino a 1.6 Tbps. Questo progresso ha consentito a Ethernet di servire una gamma più ampia di applicazioni, come lo streaming live, le reti di accesso radio e il controllo industriale, sottolineando l'importanza del trasferimento affidabile dei pacchetti e della qualità del servizio. Con l'attuale larghezza di banda Internet che raggiunge i ~500 Tbps, c'è una domanda crescente per una migliore gestione del traffico back-end all'interno del data center. Sebbene i singoli server non operino ancora ai livelli di Terabit al secondo, il traffico complessivo del data center si sta avvicinando a questa scala, spingendo il gruppo 802.3dj dell'IEEE a intraprendere sforzi di standardizzazione e necessitando di robusti controller Ethernet e SerDes per gestire il flusso di dati in espansione. In questo contesto di richieste crescenti, la comunicazione tra processori sta già raggiungendo queste velocità.

La comunicazione tra processori sta guidando la necessità di velocità di 1.6 T con latenza minima. Mentre i singoli dispositivi sono limitati dalle loro capacità di elaborazione intrinseche e dalle dimensioni dei chip, la combinazione dei chip può estendere significativamente queste capacità. Si prevede che la prima generazione di applicazioni sarà seguita da connessioni switch-to-switch all'interno del data center, consentendo il pooling di processori e memoria ad alte prestazioni, aumentando la scalabilità e l'efficienza all'interno del cloud computing.

Iniziativa 802.3dj di IEEE: progresso degli standard Ethernet per l'interoperabilità a 1.6 Tbps

La conformità agli sforzi di standardizzazione in evoluzione è fondamentale per una perfetta interoperabilità dell’ecosistema. Il gruppo 802.3dj dell'IEEE è in procinto di formulare il prossimo standard Ethernet, che comprende livelli fisici e parametri di gestione per velocità da 200G fino a 1.6 Terabit al secondo. L'obiettivo del gruppo è una velocità dati MAC Ethernet di 1.6 Tbps, mirando a un tasso massimo di errore in bit non superiore a 10-13 a livello MAC. Ulteriori disposizioni includono interfacce unità di attacco (AUI) opzionali a 16 e 8 corsie adatte a diverse applicazioni di chip, sfruttando SerDes 112G e 224G. Fisicamente, la specifica da 1.6 Tbps prevede la trasmissione attraverso 8 coppie di cavi twinax in rame fino a un metro e 8 coppie di fibra per distanze comprese tra 500 metri e 2 km. Sebbene la ratifica completa dello standard sia prevista entro la primavera del 2026, si prevede che il completamento del set di funzionalità principali sia previsto per il 2024.

Overhead della larghezza di banda e correzione degli errori in un sottosistema Ethernet da 1.6 T

Fig. 1: Diagramma che illustra i componenti di un sottosistema Ethernet 1.6T.

Nelle precedenti iterazioni Ethernet, il PCS si concentrava principalmente sulla codifica dei dati per un rilevamento affidabile dei pacchetti. Tuttavia, con l'incremento delle velocità Ethernet a 1.6T, diventa evidente la necessità della correzione degli errori di avanzamento (FEC), in particolare per contrastare il degrado del segnale anche su collegamenti brevi. A questo scopo, Ethernet 1.6T continua a utilizzare Reed-Solomon FEC. Questo approccio crea una parola in codice comprendente 514 simboli a 10 bit codificati in un blocco di 544 simboli, con un conseguente sovraccarico della larghezza di banda del 6%. Questi codici FEC sono distribuiti sui collegamenti fisici AUI in modo che ciascun collegamento fisico (8 per Ethernet 1.6T) non contenga un intero codice. Questo metodo non solo fornisce una protezione aggiuntiva contro i burst di errori, ma consente anche la parallelizzazione sul decodificatore remoto, riducendo così la latenza.

Il Physical Medium Attack (PMA), dotato di riduttore e SerDes, porta il segnale Ethernet sui canali trasmessi. Per Ethernet 1.6T, ciò comporta 8 canali ciascuno in esecuzione a 212 Gbps, pari a un sovraccarico FEC del 6%. La tecnica di modulazione utilizzata è la modulazione di ampiezza dell'impulso a 4 livelli (PAM-4), che codifica due bit di dati per ciascun simbolo di trasmissione, raddoppiando così di fatto la larghezza di banda se giustapposta al tradizionale approccio Non-Return Zero (NRZ). Il meccanismo di trasmissione si basa sulla conversione da digitale ad analogico, mentre sul lato ricevente una conversione da analogico a digitale combinata con DSP garantisce un'estrazione accurata del segnale.

Inoltre, è importante notare che Ethernet PCS introduce un "FEC esterno" che si estende end-to-end su un collegamento Ethernet. Per rafforzare i canali con una portata più lunga, è in cantiere un ulteriore livello di correzione degli errori per le singole linee fisiche, probabilmente adottando un codice di hamming FEC. Si prevede che questa correzione troverà la sua applicazione primaria nei moduli ricetrasmettitori ottici dove tale correzione è imperativa.

Fig. 2: Diagramma che mostra il sovraccarico aggiuntivo aggiunto quando si utilizza un FEC concatenato per una portata estesa.

Nel sistema di esempio illustrato nella figura 2, il MAC e il PCS sono collegati tramite un modulo ottico e un tratto di fibra. Il PCS ha un tasso di errore di 10 bit-5 sul collegamento del modulo ottico, oltre agli errori provenienti dal collegamento ottico stesso. Utilizzare un solo RS-FEC end-to-end non sarebbe sufficiente per raggiungere i 10 all'13 ottobre Standard Ethernet, rendendo il collegamento inaffidabile. Un'opzione potrebbe essere una tripla implementazione di RS FEC separati su ogni hop, aumentando significativamente costi e latenza. Una soluzione più efficace è l'integrazione di un FEC con codice Hamming concatenato specifico per il collegamento ottico, che sopperisce agli errori casuali tipici dei collegamenti ottici. Questo strato FEC interno crea un'ulteriore espansione della velocità di linea da 212 Gbps a 226 Gbps, quindi è essenziale che SerDes possa supportare questa velocità di linea.

Sfide di latenza nei sistemi Ethernet 1.6T

Fig. 3: Percorso di latenza per il sottosistema Ethernet 1.6T.

Vari componenti contribuiscono alla latenza Ethernet: la coda di trasmissione, la durata della trasmissione, il tempo di attraversamento medio e diversi tempi di elaborazione e ricezione. Per visualizzarlo, consideriamo la figura 3, che mostra un sottosistema Ethernet completo da 1.6 T. Sebbene la latenza possa essere influenzata dal tempo di reazione dell'applicazione remota, questo fattore è esterno a Ethernet e quindi spesso escluso durante l'analisi della latenza. Per ridurre al minimo la latenza sull'interfaccia Ethernet è necessario comprendere le circostanze specifiche. Ad esempio, la latenza potrebbe non essere una preoccupazione primaria per le connessioni trunk tra switch a causa dei ritardi intrinseci sui collegamenti client più lenti. Anche la distanza gioca un ruolo; lunghezze maggiori introducono maggiore latenza. Naturalmente, questo non significa che dovremmo trascurare la latenza in altri scenari, ridurre la latenza è sempre un obiettivo.

La latenza di trasmissione è intrinsecamente legata alla velocità Ethernet e alla dimensione del frame. Nello specifico, per un sistema Ethernet da 1.6 T, la trasmissione di un pacchetto di dimensioni minime richiede 0.4 ns, ovvero un frame Ethernet per tick di un clock da 2.5 GHz. D'altra parte, la trasmissione di un frame di dimensione massima standard richiede 8 ns, che si estendono a 48 ns per i Jumbo Frame. Il mezzo scelto determina ulteriormente la latenza. Ad esempio, la fibra ottica in genere presenta una latenza di 5 ns al metro, mentre il cablaggio in rame è leggermente più veloce pari a 4 ns al metro.

Una parte sostanziale della latenza complessiva è radicata nel controller del ricevitore. Il decoder RS ​​FEC introduce intrinsecamente la latenza. Per avviare la correzione degli errori, il sistema deve ricevere 4 parole di codice, che a 1.6 Tbps equivalgono a 12.8 ns. Le attività successive, tra cui la correzione degli errori e il buffering, amplificano questa latenza. Mentre la durata di memorizzazione del codice FEC rimane coerente, la latenza durante la ricezione del messaggio dipende dall'implementazione specifica. Tuttavia, la latenza può essere ottimizzata impiegando meticolose strategie di progettazione digitale.

In sostanza, esiste una latenza intrinseca e inevitabile dovuta al meccanismo FEC e alla distanza fisica o lunghezza del cavo. Oltre a questi fattori, le competenze di progettazione svolgono un ruolo fondamentale per ridurre al minimo la latenza del controller Ethernet. Sfruttare una soluzione completa che integra e ottimizza MAC, PCS e PHY apre la strada all'implementazione più efficiente e a bassa latenza.

Sommario

Fig. 4: Successo del silicio di primo passaggio per Synopsys 224G Ethernet PHY IP nel processo da 3 nm che mostra occhi PAM-4 altamente lineari.

Ethernet da 1.6 Tbps è progettato su misura per le applicazioni più esigenti in termini di larghezza di banda e sensibili alla latenza. Con l'emergere della tecnologia SerDes 224G, insieme ai progressi nel MAC e PCS IP, sono ora accessibili soluzioni complete che si conformano continuamente agli standard Ethernet 1.6T in evoluzione. Inoltre, a causa della latenza intrinseca al protocollo e ai metodi di correzione degli errori, la progettazione digitale e analogica dell'IP deve essere realizzata con diligenza da progettisti esperti per evitare di introdurre latenza non necessaria nel percorso dati.

Il raggiungimento delle massime prestazioni per i progetti SoC da 1.6 T richiede un'architettura ottimizzata in modo efficiente e pratiche di progettazione meticolose per ogni componente del chip. Ciò enfatizza il risparmio energetico e riduce al minimo l'ingombro del silicio, rendendo la velocità dei dati di 1.6 T una realtà. IP PHY Ethernet Synopsys 224G comprovato dal silicio ha posto le basi per il controller MAC e PCS 1.6T. Utilizzando tecniche di progettazione, analisi, simulazione e misurazione all'avanguardia, Synopsys continua a fornire eccezionali prestazioni di integrità del segnale e jitter, con un soluzione Ethernet completa che include MAC+PCS+PHY.

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