Chiplet Membuka Kotak Pandora - Semiwiki

Diterbitkan Ulang Oleh Plato

Followers: 0

chiplet

Chiplet telah menyederhanakan satu bidang desain namun membuka kotak pandora di bagian depan lainnya. Kompleksitas simulasi masing-masing chiplet lebih rendah tetapi sekarang interkoneksi chiplet-ke-chiplet menjadi rumit. Orang-orang bereksperimen dengan protokol interkoneksi yang berbeda, variasi UCIe, memodifikasi pengaturan UCIe, kecepatan antarmuka, jumlah lapisan fisik, dan sebagainya. Sekarang tambahkan standar lama seperti AXI, protokol baru seperti PI Ce6.0, dan koherensi cache ke dalam campuran.

Secara keseluruhan, hal ini menciptakan serangkaian eksperimen yang benar-benar baru. Yang emulasi tradisional dan pemodelan RTL tidak akan berfungsi. Anda perlu terlebih dahulu melakukan upaya pada trade-off arsitektur, tidak hanya dalam memilih komponen. Ini berarti Anda harus melakukan analisis lalu lintas, partisi aplikasi, ukuran sistem, dan dampak berbagai jenis lapisan fisik. Selain itu, bergantung pada aplikasinya, tolok ukurnya akan sangat berbeda.

Spesifikasi UCIe masih baru dan belum ada patokan yang jelas. Selain itu, spesifikasi UCIe hanya memberikan panduan tentang latensi dan daya. Keduanya merupakan persyaratan yang ketat. Ini berarti bahwa studi Power-Performance-Area tidak dapat dihindari. Karena Anda memiliki konversi protokol-protokol-protokol seperti PCIe 6.0 ke UCIe ke AXI, pengaturan pemodelannya rumit.

Salah satu solusinya adalah dengan melihat penggunaan pemodelan sistem VisualSim dari mirabilis Desain. Mereka baru-baru ini meluncurkan model IP tingkat Sistem UCIe dan akan mendemonstrasikan sejumlah kasus penggunaan interkoneksi di KTT Chiplet. Untuk memandu para desainer, mereka telah menerbitkan panduan dengan banyak kasus penggunaan, hasil kinerja daya yang diharapkan, dan opsi untuk pengoptimalan. Mereka memiliki presentasi makalah dan stan di KTT. Saya berharap dapat melihat Anda di sana!

Berikut ini link makalah yang bisa didapatkan oleh masyarakat: Pemodelan kinerja sistem komputasi heterogen berdasarkan Arsitektur Interkoneksi UCIe

Abstrak:

Desain chip yang kompleks saat ini pada node terdepan umumnya terdiri dari beberapa cetakan (atau chiplet). Pendekatan ini memungkinkan cetakan dari produsen atau proses berbeda, serta IP yang dapat digunakan kembali. Perancang memerlukan model tingkat sistem untuk mengevaluasi implementasi berbeda dari situasi kompleks tersebut.

Contoh sistem terdiri dari chiplet I/O, chiplet inti berdaya rendah, chiplet inti kinerja tinggi, chiplet audio-video, dan chiplet analog, yang saling terhubung menggunakan standar Universal Chiplet Interconnect Express (UCIe).

Tim kami mempertimbangkan beberapa skenario dan konfigurasi termasuk paket tingkat lanjut dan standar, profil lalu lintas dan sumber daya yang bervariasi, serta pengatur waktu untuk memperluas jangkauan dan mengevaluasi peristiwa tepat waktu. Mengidentifikasi kekuatan dan kelemahan interkoneksi UCIe untuk aplikasi misi membantu kami memperoleh konfigurasi optimal untuk setiap subsistem guna memenuhi persyaratan kinerja, daya, dan fungsional.

Tentang Mirabilis Design Inc.

Mirabilis Design adalah perusahaan perangkat lunak Silicon Valley, yang menyediakan solusi perangkat lunak dan pelatihan untuk mengidentifikasi dan menghilangkan risiko dalam spesifikasi produk, secara akurat memprediksi sumber daya manusia dan waktu yang diperlukan untuk mengembangkan produk, dan meningkatkan komunikasi antara beragam teknik
tim.

Arsitek VisualSim menggabungkan Kekayaan Intelektual, pemodelan tingkat sistem, simulasi, analisis lingkungan, dan templat aplikasi untuk meningkatkan konstruksi model, simulasi, analisis, dan verifikasi RTL secara signifikan. Lingkungan memungkinkan para desainer untuk dengan cepat menyatu ke dalam desain yang memenuhi beragam kebutuhan waktu dan daya yang saling bergantung. Ini digunakan pada awal proses desain secara paralel dengan (dan sebagai bantuan untuk) spesifikasi tertulis dan sebelum implementasi (misalnya, RTL, kode perangkat lunak, atau skema) produk.