Szerverkialakítás pin-hatékony CXL interfésszel (Georgia Tech)

Szerverkialakítás pin-hatékony CXL interfésszel (Georgia Tech)

Forrás csomópont: 2642551

„A Case for CXL-Centric Server Processors” című új műszaki cikket a Georgia Tech kutatói írtak.

Absztrakt:
„A memóriarendszer a szerverprocesszorok teljesítményének fő meghatározója. Az egyre növekvő magszámok és adatkészletek nagyobb sávszélességet és kapacitást, valamint alacsonyabb késleltetést igényelnek a memóriarendszertől. A növekvő igényeknek való megfelelés érdekében a DDR – az elmúlt két évtized meghatározó processzorinterfésze a memóriához – minden generációval nagyobb sávszélességet kínált. Mivel azonban minden párhuzamos DDR-interfész nagyszámú chipen található érintkezőt igényel, a processzor memória sávszélességét végső soron a pin-szám korlátozza, ami szűkös erőforrás. Korlátozott sávszélesség mellett általában több memóriakérelem is küzd minden memóriacsatornáért, ami jelentős sorbanállási késéseket eredményez, amelyek gyakran beárnyékolják a DRAM szolgáltatási idejét és rontják a teljesítményt.

Bemutatjuk a CoaXiaL-t, egy olyan szervertervezést, amely felülkerekedik a memória sávszélesség-korlátozásán azáltal, hogy a processzoron lévő összes DDR-interfészt a csap-hatékonyabb CXL interfésszel cseréli le. A CXL széles körben elterjedt alkalmazása és ipari lendülete lehetővé teszi az ilyen átállást, és 4-szer nagyobb sávszélességet kínál tűnként a DDR-hez képest szerény késleltetés mellett. Bemutatjuk, hogy a munkaterhelések széles körében a CXL késleltetési prémiumát bőven ellensúlyozza a nagyobb sávszélesség. Mivel a CoaXiaL több csatornán osztja el a memóriakéréseket, drasztikusan csökkenti a sorban állási késéseket, és ezáltal a memóriaelérési késleltetés átlagos értékét és varianciáját is. A különféle munkaterhelésekkel végzett értékelésünk azt mutatja, hogy a CoaXiaL átlagosan 1.52-szeresére, de akár 3-szorosára javítja a sokmagos átviteli sebesség-orientált szerverek teljesítményét.”

Keresse meg a műszaki papír itt. 2023. május.

Szerzők: Albert Cho, Anish Saxena, Moinuddin Qureshi, Alexandros Daglis. arXiv:2305.05033v1.
https://doi.org/10.48550/arXiv.2305.05033

Időbélyeg:

Még több Semi Engineering