A nagy sebességű vezetékes adók tervezési kihívásai

A nagy sebességű vezetékes adók tervezési kihívásai

Időbélyeg: 27. április 2023. 3:08
Forrás csomópont: 2613231

Írta: Samad Parekh és Noman Hai

A nagyobb sávszélességű hálózati berendezések iránti igény, valamint a felhő- és hiperskálás adatközpontok csatlakoztathatósága a kapcsolótechnológiás átállást 25T-ról (terabájtról) 50T-ra, hamarosan pedig 100T-ra vezeti. Az iparág az Ethernetet választotta a switch-piac meghajtására, a mai 112G SerDes technológiát és a következő generációs architektúrákat 224 Gb/s-os működésre tervezték. Ezek az adatsebességek rendkívüli kihívásokat jelentenek a teljes SerDes adó-vevő számára. Ez a cikk megvizsgálja a nagy sebességű adókkal szemben támasztott néhány kihívást, beleértve a multiplexer architektúrák megválasztását, az ekvalizerek tervezését, az adatsorosítási sebességeket, a megfelelő kimeneti meghajtó kiválasztását és a jel integritásának biztosítását.

Sorozatosítási és multiplexelési kihívások

Kezdjük a vezetékes adó általános felépítésének bemutatásával. Az adó (TX) több kisebb sebességű párhuzamos adatfolyamot vesz fel, azokat egyetlen nagyobb sebességű adatfolyammá sorba rendezi, és továbbítja a csatornán úgy, hogy az adatok a másik végén felismerhetők legyenek.

1. ábra: TX blokkvázlata.

Az adatok először egy sor multiplexerbe (MUX) kerülnek, ahol minden egymást követő fokozat felére csökkenti a bemenetek számát, és megkétszerezi a kimeneti adatsebességet, amíg egy adatfolyam nem lesz. Vegyük a 112 Gb/s esetet, ahol 64 1.75 Gb/s-os bemenet van, amelyeket sorosítani kell. Míg a CMOS logika használható az első néhány fokozatként, az utóbbi szakaszok lehetnek CML-alapúak (aktuális módú logika), hogy alkalmazkodjanak a nagyobb kapcsolási sebességekhez, hogy kielégítsék a teljesítmény-sebesség kompromisszumát [1].

Az alábbiakban egy teljes sebességű TX architektúra látható.

2. ábra: Teljes sebességű TX architektúra.

A végső flip-flop (FF) szigorú időzítési és órajel-követelményekkel rendelkezik. Azonban ahogy haladunk felfelé a láncon, az óra osztódik, és az időzítési követelmények is enyhülnek. A 2. ábrán a sorosozási szakaszok ötreteszes 2:1 MUX-ként láthatók, és ez a speciális MUX-struktúra folytatódhat a sorosító szakaszokban. Azonban más MUX architektúrák is elérhetők, beleértve a háromreteszes MUX-ot, az egyreteszes MUX-ot, a retesz nélküli MUX-ot vagy ezen áramkörök kombinációját.

Kiegyenlítési technikák nagy sebességű adókhoz

Az adatok sorosítása után azokat ki kell egyenlíteni a kommunikációs csatorna frekvenciafüggő veszteségének kompenzálására. Ezt a kiegyenlítést leggyakrabban diszkrét idejű előrecsatolási kiegyenlítő (FFE) segítségével hajtják végre. A diszkrét idejű FFE architektúrák előnye az alacsony zajerősítés, az előkurzorok törlésének és a leágazási súlyok pontos szabályozásának képessége, valamint a chipen belüli áramkör-megvalósítás hatékonysága. Az alábbi 3. ábra egy hullámformát mutat be a PrimeWave tervezési környezet hogyan tudja egy FFE kiegyenlíteni a csukott szemet.

3. ábra: FFE-példa, amely nyitott szemet mutat be az FFE-kiegyenlítés után szimulálva PrimeSim.

Az ipar az idők során áttért a rugalmasabb, DSP-DAC alapú architektúrákra, ahol a moduláció és az FFE kiegyenlítés a digitális tartományban történik, amint az a 4. ábrán látható.

4. ábra: Analóg vs. DSP alapú TX architektúra.

A TX DAC felbontást a különböző protokollokhoz megadott FFE felbontás határozza meg. Ethernet-alkalmazások esetén a DAC felbontása körülbelül 7 bit, és megvalósítható bináris vagy hőmérővel kódolt szeletekként, vagy mindkettő kombinációjaként. A tervezési döntés a linearitás, a kimeneti kapacitás, a terület és az energiafogyasztás közötti kompromisszum.

Választható adatsorosítási sebesség: Fél-, negyed- és oktális sebesség

A végső adatsorosítási sebesség kiválasztása nagyon fontos tervezési döntés, mivel a nagyobb sebesség enyhíti az órajel-követelményt, és csökkenti az energiafogyasztást a nagyobb órajel-fázisok és a megnövekedett multiplexer kimeneti kapacitás rovására. Az 5. ábrán egy félsebességű TX architektúra látható, amely eltávolítja a végső flip-flopot, és felhasználja az osztott órajel mindkét fázisát.

5. ábra: Félsebességű TX architektúra.

Ennek a két fázisnak a munkaciklusa azonban befolyásolja a végső kimeneti szem minőségét. A félsebességű architektúra ezen koncepciója kiterjeszthető a negyed- vagy oktális sebességű MUX-ra. A tervezési választás kompromisszuma a 6. ábrán látható. A legújabb kutatások alapján a 100 Gb/s-os adók negyedsebességű architektúrát használnak az órajelekre vonatkozó enyhe követelmények miatt.

6. ábra: Adatsebesség vs. órajel frekvencia.

Multiplexer kimeneti illesztőprogram-beállításainak összehasonlítása: Current Mode Logic vs. Source-Series Terminated

A MUX végső kimenetét kellő lendülettel kell átvezetni a csatornán a csatornaveszteségek kompenzálásához, miközben az energiafogyasztást kordában kell tartani. A kimeneti illesztőprogramhoz alapvetően két választási lehetőség van: Current Mode Logic (CML) és Voltage Mode Logic (VML), más néven Source-Series Terminated (SST), amelyek a 7. ábrán láthatók. Az illesztőprogramok előnyei és hátrányai összefoglalva az 1. táblázatban.

7. ábra: CML és SST alapú illesztőprogramok.

1. táblázat: A CML és az SST alapú illesztőprogramok összehasonlítása.

A jel integritásának optimalizálása

A Pad Matching Network (PMN) nagyon fontos a kimeneti szem jelintegritása szempontjából. Bár az egyszerű T-tekercset és a pi-tekercset 50 GHz-nél kisebb alkalmazásokban használták, 100 Gb/s-nál nagyobb adatátviteli sebesség esetén a 9th rendű LC hálózatot általában a meghajtó, az ESD és a kimeneti pad kapacitásának leválasztására alkalmazzák, amint az a 8. ábrán látható. Ez az elrendezés elméletileg 2.8-szorosára növeli a kimeneti sávszélességet. A tervezést optimalizálni kell a sávszélességre, a visszatérési veszteségre és a csoportkésleltetésre, és gyakran kiterjedt 3D elektromágneses modellezésre és a szerszám és a csomagolás szimulációjára van szükség, amelyet a Synopsys egyedi tervezési platform.

8. ábra: Pad matching network.

Synopsys 224G és 112G Ethernet IP

Az iparág vezető szolgáltatójaként nagy sebességű SerDes IPA Synopsys átfogó portfóliót kínál vezető teljesítmény, teljesítmény és területtel, amely lehetővé teszi a tervezők számára, hogy megfeleljenek a nagy teljesítményű számítástechnikai SoC-k hatékony kapcsolódási követelményeinek. A Synopsys tervezőcsapatai különféle új módszereket fejlesztettek ki a 800G/1.6T nagy teljesítményű számítástechnikai SoC-k által támasztott tervezési kihívások megoldására. 224G Ethernet PHY IP és a 112G Ethernet PHY IP. Csatlakozzon hozzánk az ISACS 2023-on, ahol egy félnapos előadást tartunk oktatói a témával kapcsolatos mélyebb megbeszélésekhez.

Noman Hai a Synopsys IP Solutions Group analóg tervezőcsapatának menedzsere.

Referencia

[1] B. Razavi, „Breaking the Speed-Power Tradeoffs in Broadband Circuits: Reviewing design techniques for adó-vevők 56 GHz-ig”, IEEE Nanotechnology Magazine, vol. 16. sz. 3., 6–15. o., 2022. június, doi: 10.1109/MNANO.2022.3160770.

Időbélyeg:

Még több Semi Engineering