Analyse du réseau de distribution d'énergie dans la conception de DRAM

Republié par Platon

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Ma carrière dans la conception de circuits intégrés a commencé avec la conception de DRAM en 1978, j'ai donc gardé un œil sur les développements dans ce domaine de la conception de mémoire pour noter les défis de conception, les mises à jour de processus et les innovations en cours de route. Synopsys a hébergé un symposium sur les technologies de la mémoire en novembre 2022, et j'ai eu la chance de regarder une présentation des ingénieurs de SK hynix, Tae-Jun Lee et Bong-Gil Kang. Les puces DRAM ont atteint une capacité élevée et des débits de données rapides de 9.6 gigabits par seconde, comme le récent LPDDDR5T Annonce le 25 janvier. Les débits de données peuvent être limités par l'intégrité du réseau de distribution d'énergie (PDN), mais l'analyse d'une DRAM à puce complète avec PDN ralentira trop les temps de simulation.

La bande passante mémoire maximale par canal x64 a connu une croissance constante sur plusieurs générations :

DDR1, 3.2 Go/s à une alimentation de 2.5 V
DDR2, 6.4 Go/s à une alimentation de 1.8 V
DDR3, 12.8 Go/s à une alimentation de 1.5 V
DDR4, 25.6 Go/s à une alimentation de 1.2 V
DDR5, 51.2 Go/s à une alimentation de 1.1 V

Un grand défi pour atteindre ces objectifs de synchronisation agressifs est de contrôler les problèmes de chute IR parasites causés lors de la disposition du circuit intégré de la matrice DRAM, et illustré ci-dessous est un graphique de chute IR où la couleur rouge est une zone de chute de tension la plus élevée, qui à son tour ralentit les performances de la mémoire.

Tracé de chute IR min — Tracé de chute IR de la matrice DRAM

Les parasites extraits pour un CI sont enregistrés dans un format de fichier SPF, et l'ajout de ces parasites pour le PDN à une netlist SPICE ralentit le simulateur de circuit d'un facteur de 64X, tandis que le nombre d'éléments RC parasites ajoutés par le PDN est 3.7 fois plus que de simples parasites de signal.

Chez SK hynix, ils ont proposé une approche pragmatique pour réduire les temps d'exécution de la simulation lors de l'utilisation du PrimeSim™Pro simulateur de circuit sur les netlists SPF incluant le PDN en utilisant trois techniques :

Partitionnement de la netlist entre l'alimentation et les autres signaux
Réduction des éléments RC dans le PDN
Contrôle de la tolérance aux événements de simulation

PrimeSim Pro utilise le partitionnement pour diviser la netlist en fonction de la connectivité, et par défaut, le PDN et d'autres signaux se combinent pour former de très grandes partitions, ce qui ralentit trop les temps de simulation. Voici à quoi ressemblait la plus grande partition avec les paramètres par défaut du simulateur :

Plus grande partition avant min — La plus grande partition, paramètres par défaut

Une option dans PrimeSim Pro (primesim_pwrblock) a été utilisé pour réduire la taille de la plus grande partition, séparant le PDN des autres signaux.

Plus grande partition après min — La plus grande partition, en utilisant l'option : primesim_pwrblock

Le PDN extrait au format SPF avait trop d'éléments RC, ce qui ralentissait les temps d'exécution de la simulation de circuit, donc une option appelée primesim_postl_rcred a été utilisé pour réduire le réseau RC, tout en préservant la précision. L'option de réduction RC a permis de réduire le nombre d'éléments RC jusqu'à 73.9 %.

Les simulateurs de circuit comme PrimSim Pro utilisent des calculs matriciels pour résoudre le courant et les tensions dans les partitions de la netlist, de sorte que le temps d'exécution est directement lié à la taille de la matrice et à la fréquence à laquelle un changement de tension nécessite un recalcul. L'option simulateur primesim_evtgrid_for_pdn a été utilisé, et cela réduit le nombre de fois qu'une matrice doit être résolue chaque fois qu'il y a de petits changements de tension dans le PDN. Le tableau ci-dessous affiché en violet a un X à chaque instant où la résolution matricielle dans le PDN était requise par défaut, puis affiché en blanc sont des triangles à chaque instant où la résolution matricielle est utilisée avec l'option simulateur. Les triangles blancs se produisent beaucoup moins fréquemment que les X violets, permettant des vitesses de simulation plus rapides.

Contrôle des événements d'alimentation min — Power Event Control, en utilisant l'option : primesim_evtgrid_for_pdn

Une dernière option de simulateur FineSim Pro utilisée pour réduire les temps d'exécution a été primesim_pdn_event_control=a:b, et cela fonctionne en appliquant une source d'alimentation idéale pour a:b, ce qui entraîne moins de calculs matriciels pour le PDN.

Les améliorations de l'exécution de la simulation en utilisant toutes les options FineSim Pro combinées étaient une accélération de 5.2X.

Résumé

Les ingénieurs de SK hynix ont utilisé les simulateurs de circuits FineSim et PrimeSim pour l'analyse de leurs conceptions de puces mémoire. L'utilisation de quatre options dans PrimeSim Pro a fourni des améliorations de vitesse suffisantes pour permettre une analyse PDN complète avec les parasites SPF inclus. Je m'attends à ce que Synopsys continue d'innover et d'améliorer sa famille de simulateurs de circuits afin de relever les défis croissants des puces mémoire et d'autres styles de conception de circuits intégrés.