Faits saillants du Symposium technologique TSMC 2021 – Emballage

Le récent TSMC Technology Symposium a fourni plusieurs annonces relatives à leurs offres d'emballage avancées.

Général

Tissu 3DF^TM

L'année dernière, TSMC a fusionné ses offres de packages 2.5D et 3D en une seule marque globale : Tissu 3DF.

Technologie de boîtier 2.5D – CoWoS

Les options de packaging 2.5D sont divisées en familles CoWoS et InFO.

La puce « traditionnelle » sur plaquette sur substrat avec interposeur en silicium pour la connectivité de la couche de redistribution die-to-die (RDL) célèbre sa 10e année de fabrication en grand volume.

L'option CoWoS-R remplace l'interposeur (coûteux) en silicium couvrant toute la zone de placement de la puce 2.5D par un interposeur de substrat organique. Le compromis pour le CoWoS-R est le pas de ligne moins agressif pour les interconnexions RDL – par exemple, pas de 4 um sur l'organique, par rapport au pas sub-um pour le CoWoS-S.

Entre les options d'interposeur silicium –S et organique –R, la famille TSMC CoWoS comprend un ajout plus récent, avec un pont en silicium « local » pour une interconnexion (portée ultra-courte) entre les bords de puce adjacents. Ces rubans de silicium sont intégrés dans un substrat organique, fournissant à la fois des connexions USR haute densité (avec un pas L/S serré) et des fonctionnalités d'interconnexion et de distribution d'énergie de fils et de plans (épais) sur un substrat organique.

Notez que CoWoS est désigné comme un flux d'assemblage « en dernier morceau », avec une puce attachée à l'interposeur fabriqué.

• Technologie de boîtier 2.5D – Info

InFO utilise des puces (simples ou multiples) sur un support qui sont ensuite intégrées dans une tranche reconstituée de composé de moulage. Les couches d'interconnexion et diélectriques RDL sont ensuite fabriquées sur la tranche, selon un flux de processus « la puce d'abord ». L'InFO à puce unique offre une option à nombre de bosses élevé, avec les fils RDL s'étendant vers l'extérieur de la zone de la puce – c'est-à-dire une topologie « en sortance ». Comme illustré ci-dessous, les options de la technologie InFO multi-matrices incluent :

• • InFO-PoP : « paquet sur paquet »
  • InFO-oS : « Info assemblage sur substrat »

• Technologie d'emballage 3D – SoIC

Les boîtiers 3D sont associés à la plate-forme SoIC, qui utilise des puces empilées avec liaison directe de plots, dans des orientations face à face ou face à dos – appelées puce sur plaquette SoIC. Les vias en silicium (TSV) assurent la connectivité via une puce dans la pile 3D.

La feuille de route de développement du SoIC est illustrée ci-dessous – à titre d'exemple, les configurations de puces N7 sur N7 seront qualifiées au 4T21.

Annonces de nouvelles technologies d’emballage

Plusieurs annonces importantes ont été faites lors du Symposium de cette année.

• taille maximale du paquet et améliorations RDL

La demande d'un plus grand nombre de puces 2.5D intégrées dans un seul boîtier entraîne le besoin de fabrication RDL sur une plus grande surface, que ce soit sur un interposeur ou sur la tranche reconstituée. TSMC a continué à étendre la « couture » des interconnexions au-delà de la taille maximale du réticule à exposition unique. De même, des couches RDL supplémentaires (avec un pas de fil agressif) sont nécessaires.

La feuille de route pour les packages de plus grande taille et les couches RDL comprend :

• • CoWoS-S : réticule 3X (qualifié par YE'2021)
  • CoWoS-R : réticule 45X (3X en 2022), 4 couches RDL sur le substrat organique (W/S : 2um/2um), en qualification de fiabilité à l'aide d'un SoC + 2 stacks de matrices HBM2
  • CoWoS-L : véhicule de test en évaluation de fiabilité à une taille de réticule 1.5X, avec 4 ponts d'interconnexion locaux entre 1 SoC et 4 piles de puces HBM2
  • InFO_oS : réticule 5X (51 mm x 42 mm, sur un boîtier de 110 mm x 110 mm), 5 couches RDL (W/S : 2um/2um), actuellement en évaluation de fiabilité

La figure ci-dessous illustre une configuration InFO_oS potentielle, avec une puce logique entourée de chipsets SerDes d'E/S, prenant en charge un commutateur réseau haut débit/haute base.

• • InFO_B (en bas)

La configuration InFO_PoP présentée ci-dessus représente un assemblage InFO avec un module DRAM attaché sur le dessus, avec des vias entre la DRAM et les couches d'interconnexion RDL.

TSMC modifie cette offre InFO_PoP pour permettre à l'assemblage du package (LPDDR DRAM) d'être réalisé chez un fabricant sous contrat externe/OSAT, une option indiquée par InFO_B, comme indiqué ci-dessous.

En conséquence, TSMC a étendu la « Plateforme d'innovation ouverte » pour inclure les partenaires 3DFabric qualifiés pour l'assemblage final InFO_B. (Actuellement, les sociétés partenaires de 3DFabric sont : Amkor Technology, ASE Group, Integrated Service Technology et SK Hynix.)

• • CoWoS-S « architecture standard » (STAR)

Une implémentation de conception courante pour CoWoS-S est l'intégration d'un seul SoC avec plusieurs piles de puces de mémoire à large bande passante (HBM). La largeur du bus de données entre la puce logique et les piles HBM2E (2e génération) est très grande, c'est-à-dire 1024 XNUMX bits.

Les défis de routage et d'intégrité du signal pour connecter les piles HBM au SoC via le RDL sont considérables. TSMC fournit aux entreprises de systèmes plusieurs configurations de conception CoWoS-S standard pour accélérer les calendriers de développement technique et d'analyse électrique. La figure ci-dessous illustre certaines des différentes options CoWoS-S, allant de 2 à 6 piles HBM2E.

TSMC prévoit un taux d'adoption élevé de ces implémentations de conception standard en 2021.

• nouveaux matériaux TIM

Un film mince de matériau d'interface thermique (TIM) est généralement incorporé dans un boîtier avancé, pour aider à réduire la résistance thermique totale de la puce active à l'environnement ambiant. (Pour les appareils à très haute puissance, deux couches de matériau TIM sont généralement appliquées : une couche interne entre la puce et le couvercle du boîtier et une entre le boîtier et le dissipateur thermique.)

Correspondant à la dissipation de puissance accrue des configurations de boîtiers plus grandes, l'équipe R&D d'emballage avancé de TSMC recherche de nouvelles options de matériaux TIM internes, comme illustré ci-dessous.

• expansion de la capacité de fabrication d’emballages avancés (AP)

En prévision d'une adoption accrue de l'ensemble des emballages 3DFabric, TSMC investit de manière significative dans l'expansion de la capacité de fabrication d'emballages avancés (AP), comme illustré ci-dessous.

Pour plus d'informations sur la technologie 3DFabric de TSMC, veuillez suivre ceci lien.

-chipguy

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