Chiplets Open Pandoran lippaan - Semiwiki

Julkaissut Platon

seuraajia: 0

siru

Chiplets on yksinkertaistanut yhtä suunnittelualuetta, mutta avannut Pandoran lippaan toisella puolella. Jokaisen simulaation monimutkaisuus siru on pienempi, mutta nyt sirujen välisestä yhteydestä on tullut monimutkainen. Ihmiset kokeilevat erilaisia yhteenliittämisprotokollia, UCIe:n muunnelmia, UCIe-asetusten, rajapintojen nopeuksien, fyysisten kerrosten lukumäärän ja niin edelleen muokkaamista. Lisää nyt sekoitukseen vanhoja standardeja, kuten AXI, uusia protokollia, kuten PICe6.0, ja välimuistin johdonmukaisuutta.

Kaiken kaikkiaan tämä luo täysin uudenlaisia kokeiluja. Sellainen, jossa perinteinen emulointi ja RTL-mallinnus eivät toimi. Sinun on ensin ponnisteltava arkkitehtuurin kompromisseihin, ei vain komponenttien valintaan. Tämä tarkoittaa, että sinun on suoritettava liikenneanalyysi, sovellusten osiointi, järjestelmän koko ja erilaisten fyysisten kerrosten vaikutus. Myös sovelluksesta riippuen vertailuarvo on hyvin erilainen.

UCIe-spesifikaatio on uusi, eikä siinä ole selkeitä vertailuarvoja. Lisäksi UCIe-spesifikaatio antaa vain ohjeita viiveestä ja tehosta. Molemmat ovat tiukkoja vaatimuksia. Tämä tarkoittaa, että Power-Performance-Area -tutkimus on välttämätön. Koska sinulla on protokolla-protokolla-protokolla-muunnos, kuten PCIe 6.0:sta UCIe:ksi AXI:ksi, mallinnusasetukset ovat monimutkaiset.

Yksi ratkaisu on tarkastella järjestelmän mallintamista VisualSim alkaen mirabilis Design. He ovat äskettäin julkaisseet UCIe-järjestelmätason IP-mallin ja esittelevät useita yhteenliittämisen käyttötapauksia Chiplet Summit. Suunnittelijoiden ohjaamiseksi he ovat julkaisseet oppaan, jossa on paljon käyttötapauksia, odotettavissa olevia teho-suorituskykytuloksia ja optimointivaihtoehtoja. Heillä on sekä paperiesitys että osasto huippukokouksessa. Toivottavasti nähdään siellä!

Tässä on myös linkki paperiin, jonka ihmiset voivat saada: UCIe Interconnect -arkkitehtuuriin perustuva heterogeenisen laskentajärjestelmän suorituskyvyn mallinnus

Tiivistelmä:

Nykypäivän monimutkaiset sirusuunnittelut eturivin solmuissa koostuvat yleensä useista muotteista (tai siruista). Lähestymistapa mahdollistaa eri valmistajien tai prosessien muotit sekä uudelleenkäytettävän IP:n. Suunnittelijat tarvitsevat järjestelmätason mallin arvioidakseen tällaisten monimutkaisten tilanteiden erilaisia toteutuksia.

Esimerkkijärjestelmä koostuu I/O-sirusta, pienitehoisesta ydinsirusta, korkean suorituskyvyn ydinsirusta, audio-video-sirusta ja analogisesta piirilevystä, jotka on yhdistetty Universal Chiplet Interconnect Express (UCIe) -standardin avulla.

Tiimimme harkitsi useita skenaarioita ja kokoonpanoja, mukaan lukien edistyneitä ja vakiopaketteja, erilaisia liikenneprofiileja ja resursseja sekä aikakatkaisijaa kattavuuden laajentamiseksi ja tapahtumien arvioimiseksi aikakatkaisun aikana. Tehtäväsovellusten UCIe-yhdysliitännän vahvuuksien ja heikkouksien tunnistaminen auttoi meitä saamaan kullekin osajärjestelmälle optimaalisen kokoonpanon suorituskyvyn, tehon ja toiminnallisten vaatimusten täyttämiseksi.

Tietoja: Mirabilis Design Inc.

Mirabilis Design on Piilaakson ohjelmistoyritys, joka tarjoaa ohjelmisto- ja koulutusratkaisuja tuotespesifikaatioiden riskien tunnistamiseen ja eliminoimiseen, ennakoiden tarkasti tuotteen kehittämiseen tarvittavat henkilö- ja aikaresurssit ja parantavat kommunikaatiota erilaisten suunnittelutoimien välillä.
joukkueet.

VisualSim Architect yhdistää henkisen omaisuuden, järjestelmätason mallinnuksen, simuloinnin, ympäristöanalyysin ja sovellusmallit parantaakseen merkittävästi mallin rakentamista, simulointia, analysointia ja RTL-varmennusta. Ympäristön ansiosta suunnittelijat voivat siirtyä nopeasti suunnitelmaan, joka täyttää erilaiset toisistaan riippuvat aika- ja tehovaatimukset. Sitä käytetään hyvin varhaisessa suunnitteluprosessissa kirjallisen spesifikaation rinnalla (ja apuna) ennen tuotteen käyttöönottoa (esimerkiksi RTL, ohjelmistokoodi tai kaavio).