Tessent SSN صرفه جویی قابل توجهی در زمان تست را برای SoC ATPG فعال می کند

بازنشر افلاطون

دنبال: 0

چالش‌های تست SoC به دلیل پیچیدگی و تنوع بلوک‌های عملکردی ادغام شده در تراشه به وجود می‌آیند. همانطور که SoC ها پیچیده تر می شوند، دسترسی به تمام بلوک های عملکردی درون تراشه برای آزمایش دشوارتر می شود. SoC ها همچنین می توانند حاوی میلیاردها ترانزیستور باشند که آزمایش تراشه ها را بسیار وقت گیر می کند. از آنجایی که زمان آزمایش مستقیماً بر هزینه آزمایش تأثیر می گذارد، به حداقل رساندن زمان آزمایش برای مدیریت هزینه محصول نهایی بسیار مهم است. ژنراتور خودکار الگوی تست (ATPG) بخش مهمی از تست SoC است، زیرا الگوهای آزمایشی را برای تشخیص عیوب در طراحی تولید می کند. با این حال، اتوماسیون ATPG یک کار چالش برانگیز است، به خصوص برای SoC های پیچیده، به دلیل تعداد زیادی بلوک های کاربردی و نقاط تست که باید پوشش داده شوند. توسعه الگوریتم‌های کارآمد و مؤثر ATPG یک چالش کلیدی برای آزمایش SoC است. اما بسیاری از ابزارهای ATPG امروزه کاملاً خودکار نیستند. کاربران باید تمام دستورات و گزینه های ارائه شده توسط ابزارها را یاد بگیرند تا بتوانند به طور موثر از آنها استفاده کنند.

آیا راه حلی وجود دارد که مقداری اتوماسیون را به فرآیند ATPG بیاورد و در نتیجه بهره وری مهندسی را افزایش دهد؟ اگر این راه حل در زمان تست نیز صرفه جویی قابل توجهی داشته باشد چه؟ راه حل Tessent Streaming Scan Network (SSN) زیمنس EDA نوید ارائه این مزایا را می دهد. این موضوع توسط اینتل، یکی از مشتریان زیمنس EDA در کنفرانس اخیر User2User اثبات شد. Toai Vo اینتل بر اساس تجربه تیمش با اولین طراحی خود با استفاده از راهکار Tessent SSN، نکات اثباتی را ارائه کرد. تیم او شامل کوین لی، جو چو و چینکو (تام) وو بود.

راه حل Tessent SSN

در یک رویکرد تست اسکن استاندارد، داده‌های تست یک بیت در مدار بارگذاری می‌شوند و از طریق زنجیره‌های اسکن برای مشاهده پاسخ‌های خروجی جابه‌جا می‌شوند. این فرآیند برای هر الگوی آزمایشی تکرار می‌شود، که می‌تواند زمان‌بر باشد و به زمان‌های طولانی تست منجر شود. اما راه‌حل Tessent SSN داده‌های تست را بسته‌بندی می‌کند تا تلاش‌های اجرای DFT را به‌طور چشمگیری کاهش دهد و زمان‌های آزمایش تولید را کاهش دهد. با جدا کردن الزامات DFT در سطح هسته و سطح تراشه، هر هسته را می توان با بهینه ترین پیکربندی فشرده سازی برای آن هسته طراحی کرد. این راه حل می تواند برای آزمایش موثر تراشه های بزرگ و پیچیده ای که تعداد گره های داخلی بالایی دارند و نیاز به آزمایش دارند، استفاده شود. از یک شبکه اختصاصی برای انتقال داده های آزمایشی به صورت جریانی استفاده می کند که پردازش موازی داده ها را ممکن می کند و در نتیجه زمان آزمایش را کاهش می دهد.

مقیاس پذیری

شبکه اسکن جریانی از معماری های اسکن مقیاس پذیر پشتیبانی می کند که می توانند SoC ها را با تعداد زیادی بلوک عملکردی مدیریت کنند. این ابزار رویکرد مقیاس‌پذیری را برای آزمایش هر تعداد هسته به طور همزمان ارائه می‌کند و زمان تست و حجم داده‌های اسکن را به حداقل می‌رساند. زیرساخت تست SSN Tessent بر اساس استاندارد IEEE 1687/IJTAG برای ارائه انعطاف‌پذیری و مقیاس‌پذیری بیشتر برای مدیریت طرح‌ها و سناریوهای آزمایشی پیچیده‌تر ساخته شده است.

اتوماسیون

ماهیت شی گرا سلسله مراتبی زیرساخت آزمایشی خود را برای اتوماسیون آسان تر می کند. با استفاده از زیرساخت Tessent، کاربر می تواند به راحتی منطق تست را در یک تراشه وارد کند. این فرآیند با طراحی RTL آغاز می شود، جایی که منطق تست SSN با استفاده از اتوماسیون درج می شود.

الگوی تولید بلوک سطح ATPG جریان Tessent SSN

صرفه جویی در زمان تست

با استفاده از روش سنتی ATPG، معمولاً فقط بلوک را می توان در زمانی اجرا کرد که کل زمان آزمایش را افزایش می دهد. با رویکرد Tessent SSN ATPG، چندین بلوک را می توان به صورت موازی اجرا کرد و در نتیجه کل زمان تست را به میزان زیادی کاهش داد. جدول زیر صرفه جویی در زمان آزمایش را نشان می دهد که توسط تیم Toai در طراحی آنها به دست آمده است.

صرفه جویی در زمان تست

خلاصه

تیم Toai انتقال از یک کانال آزمایشی قطعی تعبیه شده سنتی (EDT) مبتنی بر ATPG به یک ATPG مبتنی بر بسته با SSN را بسیار آسان یافت. راه حل Tessent SSN تا حد زیادی تلاش مهندسی و سیلیکون را کاهش داد. و کاهش زمان تست در مقایسه با یک راه حل سنتی برای آزمایش قابل توجه بود. به قول Toai Vo، این کاملا یک راه حل آزمایشی ابتکاری است و واقعا کار می کند.

برای جزئیات بیشتر ، از صفحه محصول Tessent SSN دیدن کنید.