Diseño de servidor con interfaz CXL de uso eficiente de pines (Georgia Tech)

Los investigadores de Georgia Tech escribieron un nuevo documento técnico titulado "Un caso para los procesadores de servidor centrados en CXL".

Abstracto:
“El sistema de memoria es un determinante importante del rendimiento de los procesadores de servidor. Los recuentos de núcleos y conjuntos de datos en constante crecimiento exigen un mayor ancho de banda y capacidad, así como una menor latencia del sistema de memoria. Para mantenerse al día con las crecientes demandas, DDR, la interfaz de procesador dominante para la memoria durante las últimas dos décadas, ha ofrecido un mayor ancho de banda con cada generación. Sin embargo, debido a que cada interfaz DDR paralela requiere una gran cantidad de pines en el chip, el ancho de banda de la memoria del procesador se ve restringido en última instancia por su número de pines, que es un recurso escaso. Con un ancho de banda limitado, varias solicitudes de memoria suelen competir por cada canal de memoria, lo que genera retrasos significativos en las colas que a menudo eclipsan el tiempo de servicio de la DRAM y degradan el rendimiento.

Presentamos CoaXiaL, un diseño de servidor que supera las limitaciones de ancho de banda de la memoria al reemplazar todas las interfaces DDR al procesador con la interfaz CXL más eficiente en pines. La adopción generalizada y el impulso industrial de CXL hacen posible esa transición, ofreciendo un ancho de banda por pin 4 veces mayor en comparación con DDR con una sobrecarga de latencia modesta. Demostramos que, para una amplia gama de cargas de trabajo, la prima de latencia de CXL se ve más que compensada por su mayor ancho de banda. Como CoaXiaL distribuye las solicitudes de memoria a través de más canales, reduce drásticamente los retrasos en las colas y, por lo tanto, tanto el valor promedio como la variación de la latencia de acceso a la memoria. Nuestra evaluación con una variedad de cargas de trabajo muestra que CoaXiaL mejora el rendimiento de los servidores orientados al rendimiento de muchos núcleos en 1.52 veces en promedio y hasta en 3 veces”.

Encuentra los documento técnico aquí. Puede 2023.

Autores: Albert Cho, Anish Saxena, Moinuddin Qureshi, Alexandros Daglis. arXiv:2305.05033v1.
https://doi.org/10.48550/arXiv.2305.05033

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• Fuente: https://semiengineering.com/server-design-with-pin-efficient-cxl-interface-georgia-tech/